EPM3512AQC208-10N vs EPM3512AQC208-7 Comparaison
Comparaison détaillée côte à côte de EPM3512AQC208-10N par Intel et EPM3512AQC208-7 par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Intel
EPM3512AQC208-7 - MAX 3000A CPLD, 512 Macrocells, 7.5ns, 208-PQFP | Intel
EPM3512AQC208-7 NrndComparaison des spécifications
| Paramètre | EPM3512AQC208-10N | EPM3512AQC208-7 |
|---|---|---|
| Marque | Intel | Intel |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | Obsolete | NRND |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $42,80 | $41,72 |
| Family | MAX 3000A | MAX 3000A |
| Device Type | CPLD (Complex Programmable Logic Device) | CPLD (Complex Programmable Logic Device) |
| Macrocells | 512 | 512 |
| Usable Gates | Up to 10,000 | 10,000 |
| Logic Array Blocks (LABs) | 16 | — |
| User I/Os | 172 | 172 |
| Boîtier | 208-pin PQFP (Plastic Quad Flat Pack) | 208-Pin PQFP (FQFP, gull-wing) |
| Tension d'alimentation | 3.3 V | — |
| Pin-to-Pin Delay | 4.5 ns (-10 speed grade) | — |
| Maximum Internal Frequency | 227.3 MHz | — |
| Speed Grade | -10 | — |
| Process Technology | CMOS EEPROM | CMOS EEPROM, 0.30 um |
| In-System Programming | IEEE Std. 1149.1 JTAG, IEEE Std. 1532 | — |
| Boundary-Scan Test (BST) | Built-in, IEEE 1149.1 compliant | — |
| I/O Standards | MultiVolt (1.8V / 2.5V / 3.3V) | — |
| Température de fonctionnement | 0 C to 70 C (commercial) | 0 C to +70 C (commercial) |
| Statut RoHS | [DATA_NEEDED: RoHS status not in verified web data] | Compliant |
| Propagation Delay (tPD) | — | 7.5 ns |
| Counter Frequency (fCNT) | — | 116.3 MHz |
| Logic Elements / LEs | — | N/A (CPLD macrocell architecture) |
| Supply Voltage (VCCINT) | — | 3.3 V |
| I/O Standards Supported | — | 5.0 V, 3.3 V, 2.5 V (MultiVolt I/O) |
| Programming | — | In-System Programmable via JTAG (IEEE Std. 1532) |
| Lead-Free | — | Yes |