EPM3512AQC210-7 vs EPM3512AQC208-7N Comparaison
Comparaison détaillée côte à côte de EPM3512AQC210-7 par Altera et EPM3512AQC208-7N par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Altera
EPM3512AQC208-7N - 512-Macro MAX 3000A CPLD, 208-PQFP | Altera
EPM3512AQC208-7N ⚠ Dernier achatComparaison des spécifications
| Paramètre | EPM3512AQC210-7 | EPM3512AQC208-7N |
|---|---|---|
| Marque | Altera | Altera |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | NRND | Dernier achat |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $21,85 | $41,41 |
| Family | MAX 3000A | MAX 3000A |
| Device Type | CPLD (Complex Programmable Logic Device) | — |
| Macrocells | 512 | — |
| Logic Array Blocks (LABs) | 16 | 32 |
| Maximum User I/O Pins | 172 | — |
| Dedicated Input Pins | 12 | — |
| Boîtier | PQFP-208 | 208-Pin PQFP / FQFP-208 (Plastic Quad Flat Pack, gull-wing) |
| Nombre de broches | 208 | — |
| Type de montage | Surface Mount | — |
| Operating Voltage (Core) | 3.3 V | — |
| Min Supply Voltage | 3.0 V | — |
| Max Supply Voltage | 3.6 V | — |
| I/O Voltage Support | 1.8 V / 2.5 V / 3.3 V / 5.0 V (MultiVolt I/O) | — |
| Pin-to-Pin Delay | 7 ns (speed grade -7) | — |
| Speed Grade | 7 ns | -7 |
| In-System Programmability | Yes (JTAG, IEEE 1149.1) | — |
| Température de fonctionnement | [DATA_NEEDED: operating temperature range] | 0 °C to +70 °C (commercial) |
| Non-Volatile Configuration | Yes (EEPROM-based) | — |
| Statut RoHS | [DATA_NEEDED: RoHS compliance] | Compliant |
| Logic Capacity | — | 512 macrocells, 10,000 usable gates |
| Macrocells per LAB | — | 16 |
| User I/Os | — | 172 |
| Propagation Delay (tPD) | — | 7.5 ns |
| Maximum Frequency (fCNT) | — | 116.3 MHz |
| Supply Voltage (VCCINT) | — | 3.3 V (3.0 V to 3.6 V) |
| I/O Bank Count | — | 4 (MultiVolt) |
| Supported I/O Standards | — | 1.8 V / 2.5 V / 3.3 V LVTTL/LVCMOS |
| Process Technology | — | 0.30 µm CMOS EEPROM |
| Configuration | — | Non-volatile EEPROM, in-system programmable (ISP) |
| JTAG Interface | — | IEEE 1149.1 BST + IEEE 1532 ISP |