EPM5032DI25 vs EPM5032JC Comparaison
Comparaison détaillée côte à côte de EPM5032DI25 par Altera et EPM5032JC par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EPM5032DI25 | EPM5032JC |
|---|---|---|
| Marque | Altera | Altera |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | Obsolete | Obsolete |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $11,10 | $13,50 |
| Family | MAX 5000 | MAX 5000 EPLD |
| Device Type | UV-erasable EPLD (CMOS EPROM-based) | — |
| Macrocells | 32 | 32 |
| Logic Array Blocks (LABs) | 2 | — |
| Product Terms | 320 | — |
| Output Macrocells | 16 | — |
| Bidirectional I/O Pins | 16 | — |
| Dedicated Inputs | 7 | — |
| Total Inputs | 24 | — |
| Pin-to-Pin Delay (tPD) | 25 ns | — |
| Maximum Clock Frequency (fMAX) | 62.5 MHz | — |
| Supply Voltage (VCC) | 5 V (single supply) | 5 V |
| I/O Standard | TTL-compatible | — |
| Boîtier | 24-pin Ceramic DIP (DI) with quartz window | PLCC-44 |
| Programming Technology | UV-EPROM (erasable via quartz window) | — |
| Logic Gates | — | 600 usable gates |
| Maximum I/O Pins | — | 40 |
| Propagation Delay (tPD) | — | [DATA_NEEDED: specific speed grade value] |
| Input Type | — | TTL-compatible |
| Type de sortie | — | TTL/CMOS-compatible |
| Température de fonctionnement | — | 0C to +70C (commercial) |
| Type de montage | — | Surface Mount (J-lead) |
| Programmability | — | UV-erasable (windowed ceramic) / OTP variants |
| Design Software | — | MAX+PLUS II / Quartus legacy |
| JEDEC Standard | — | JEDEC PLCC-44 footprint |
| Statut RoHS | — | unknown |
| Lead-Free | — | unknown |