EPM5032JC-20 vs EPM5032LC-20 Comparaison

Comparaison détaillée côte à côte de EPM5032JC-20 par Altera et EPM5032LC-20 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM5032JC-20 EPM5032LC-20
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $9,75 $8,40
Product Type UV-erasable Programmable Logic Device (PLD) EPLD / CPLD (One-Time Programmable / UV-Erasable)
Family MAX 5000 —
Macrocells 32 32
Logic Array Blocks (LABs) 1 —
Product Terms (P-terms) 320 —
Propagation Delay (tPD) 20 ns 20 ns
Fréquence d'horloge maximale 62.5 MHz —
Setup Time 10 ns —
I/O Lines 16 (bidirectional) —
Dedicated Inputs 8 7
Total Inputs 24 24
Boîtier 68-pin JLCC (windowed ceramic) LCC-28 (Plastic Leaded Chip Carrier, J-lead)
Process Technology CMOS —
Erase Method UV (12V VPP + ultraviolet exposure) —
Programming Voltage (VPP) 12 V —
Architecture PAL-type AND-OR array with PIA interconnect —
Statut du cycle de vie Obsolete (legacy Altera MAX 5000) —
Device Family — MAX 5000
Usable Gates — 600 gates
Logic Blocks (LABs) — 1
Speed Grade — -20 (20 ns pin-to-pin)
Maximum Frequency — 71.4 MHz
Supply Voltage (VCC) — 5 V ±5%
Température de fonctionnement — 0 °C to +70 °C (commercial; -55 °C to +125 °C military per /883B variants)
Bidirectional I/O Pins — 16
Output Functions — 16
Product Terms per Output — 16
Programmable Interconnect — Programmable Interconnect Array (PIA)
Type de montage — Surface Mount
Statut RoHS — [DATA_NEEDED: RoHS status]
Niveau MSL — [DATA_NEEDED: MSL]

Fiches techniques et ressources

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