EPM5032JC-20 vs EPM5032LC-25 Comparaison

Comparaison détaillée côte à côte de EPM5032JC-20 par Altera et EPM5032LC-25 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM5032JC-20 EPM5032LC-25
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete NRND
Statut du stock In Stock In Stock
Prix unitaire (USD) $9,75 $8,20
Product Type UV-erasable Programmable Logic Device (PLD) —
Family MAX 5000 —
Macrocells 32 32
Logic Array Blocks (LABs) 1 —
Product Terms (P-terms) 320 —
Propagation Delay (tPD) 20 ns 25 ns
Fréquence d'horloge maximale 62.5 MHz —
Setup Time 10 ns —
I/O Lines 16 (bidirectional) —
Dedicated Inputs 8 7
Total Inputs 24 24 (7 dedicated + 16 I/O used as input)
Boîtier 68-pin JLCC (windowed ceramic) 28-pin PLCC (JEDEC S-PQCC-J28), 1.27 mm pitch
Process Technology CMOS —
Erase Method UV (12V VPP + ultraviolet exposure) —
Programming Voltage (VPP) 12 V —
Architecture PAL-type AND-OR array with PIA interconnect PAL-type EPLD (Erasable Programmable Logic Device)
Statut du cycle de vie Obsolete (legacy Altera MAX 5000) —
Device Family — MAX 5000
Technology — CMOS, UV-erasable / OTP
Product Terms — 320
I/O Pins — 16 bidirectional
Maximum Internal Frequency — 62.5 MHz
Supply Voltage (VCC) — 5 V ±10% (4.5 V to 5.5 V)
I/O Standard — 5 V CMOS
Température de fonctionnement — 0 °C to +70 °C (commercial, "LC" suffix)
Type de montage — Surface Mount, socket-compatible
Configuration Cell — Programmable interconnect array (PIA), OTP / UV-erasable
Statut RoHS — Not RoHS compliant (legacy Altera product)

Fiches techniques et ressources

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