EPM5064JC-2 vs EPM5064JC Comparaison

Comparaison détaillée côte à côte de EPM5064JC-2 par Altera et EPM5064JC par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM5064JC-2 EPM5064JC
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $23,10 $7,10
Family MAX 5000 MAX 5000
Macrocells 64 64
Logic Array Blocks (LABs) 4 —
Propagation Delay (tPD) 45 ns —
Maximum Clock Frequency (fMAX) 50 MHz —
Usable Gates 1250 1,250 (approx.)
Dedicated Inputs 7 —
I/O Pins 28 —
Interconnect Programmable Interconnect Array (PIA) —
Technology CMOS, UV-erasable EPROM —
Supply Voltage (VCC) 5 V (4.75 V to 5.25 V) 5 V (typical, 4.75 V - 5.25 V range)
Programming Method UV-erase + EPROM programmer (not ISP) —
Boîtier 28-pin CLCC (J-lead, ceramic, windowed) 68-pin PLCC (JEDEC)
Température de fonctionnement [DATA_NEEDED: commercial or industrial grade] [DATA_NEEDED: operating temperature grade]
Compliance RoHS status unknown (ceramic/J-lead windowed part, legacy product) —
Device Type — EPLD (Erasable PLD)
Logic Array Inputs — 36
Logic Array Outputs — 64
Type de montage — Surface Mount (socketed)
I/O Logic Level — TTL / CMOS compatible
Configuration Memory — EPROM (UV-erasable window or OTP)
Pin-to-Pin Delay (tPD) — [DATA_NEEDED: specific tPD grade value]
Maximum Frequency (fMAX) — [DATA_NEEDED: fCNT grade value]
Statut RoHS — [DATA_NEEDED: RoHS compliance]
Lead-Free — [DATA_NEEDED: lead-free status]
Niveau MSL — [DATA_NEEDED: MSL rating]
Programming Tool — Altera MAX+PLUS II / Quartus II (legacy device support)

Fiches techniques et ressources

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