EPM5064JC-2 vs EPM5064LC-2 Comparaison

Comparaison détaillée côte à côte de EPM5064JC-2 par Altera et EPM5064LC-2 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM5064JC-2 EPM5064LC-2
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $23,10 $8,40
Family MAX 5000 —
Macrocells 64 64
Logic Array Blocks (LABs) 4 4
Propagation Delay (tPD) 45 ns 45 ns
Maximum Clock Frequency (fMAX) 50 MHz —
Usable Gates 1250 —
Dedicated Inputs 7 —
I/O Pins 28 —
Interconnect Programmable Interconnect Array (PIA) —
Technology CMOS, UV-erasable EPROM —
Supply Voltage (VCC) 5 V (4.75 V to 5.25 V) 4.75 V to 5.25 V (5 V nominal)
Programming Method UV-erase + EPROM programmer (not ISP) Altera byte-wide / JTAG programmer
Boîtier 28-pin CLCC (J-lead, ceramic, windowed) PLCC-44 (J-Lead, plastic)
Température de fonctionnement [DATA_NEEDED: commercial or industrial grade] -40 C to +85 C (commercial LC grade) [DATA_NEEDED: explicit min/max in source]
Compliance RoHS status unknown (ceramic/J-lead windowed part, legacy product) —
Device Family — MAX 5000
Product Type — CPLD (Complex Programmable Logic Device)
Logic Elements per LAB — 16
Number of Inputs — 36 (7 dedicated + 28 I/O)
Number of I/O Pins — 28
Number of Flip-Flops — 28
Maximum Internal Frequency — 40 MHz
Process Technology — CMOS, OTP EPROM (UV-erasable base)
Programmable Polarity — Yes
Programmable Output Enable — Yes, per macrocell
Type de montage — Surface Mount
Statut RoHS — [DATA_NEEDED: not specified in source]

Fiches techniques et ressources

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