EPM5128JC vs EPM5128GC-2 Comparaison

Comparaison détaillée côte à côte de EPM5128JC par Altera et EPM5128GC-2 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM5128JC EPM5128GC-2
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $9,75 $8,95
Product Family MAX 5000 —
Device Type EPLD / CPLD —
Macrocell Count 128 —
Propagation Delay (tPD) 35 ns Approx. 25 ns (typical, -2 speed grade)
Logic Elements Programmable AND/OR/XOR array —
Supply Voltage (VCC) 5 V (typical) 5 V (nominal)
Nombre de broches 68 —
Package Type PLCC-68 (JLCC) ceramic, J-leaded 68-pin PGA (Pin Grid Array)
Dedicated Inputs 8 —
User I/O Pins [DATA_NEEDED: user I/O pin count] —
Configuration Memory UV-erasable EPROM (windowed package) Non-volatile, one-time programmable (erasable via UV)
Programming Interface Altera MAX+PLUS II / A+PLUS / legacy programmer —
Température de fonctionnement Commercial 0C to +70C 0C to +70C (commercial)
Type de montage Surface Mount (PLCC socket or solder) —
Boundary Scan JTAG IEEE 1149.1 (family feature) —
Process Technology CMOS EPROM —
Statut RoHS [DATA_NEEDED: RoHS status - legacy part] —
Lead-Free [DATA_NEEDED: lead-free status] —
Family — MAX 5000
Logic Elements / Gates — 2,500 usable gates
Macrocells — 128
Number of Usable Gates — 2,500
Maximum Operating Frequency — 50 MHz
Package Code (per Partstack) — WPGA
Number of Terminals — 68
Programming Technology — UV-erasable EPROM
Grade (per Partstack) — COMMERCIAL
Terminal Form — PIN/PEG

Fiches techniques et ressources

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