EPM5130JC-1 vs EPM5130WC-2 Comparaison
Comparaison détaillée côte à côte de EPM5130JC-1 par Altera et EPM5130WC-2 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EPM5130JC-1 | EPM5130WC-2 |
|---|---|---|
| Marque | Altera | Altera |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | Obsolete | Obsolete |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $9,25 | $62,00 |
| Product Type | CPLD (Complex Programmable Logic Device) | UV-Erasable PLD (CPLD) |
| Family | MAX 5000 | — |
| Usable Gates | 2,500 gates | — |
| Macrocells | 128 | — |
| Logic Array Blocks (LABs) | 8 | — |
| Maximum Operating Frequency | 62.5 MHz | — |
| Propagation Delay (tPD) | 40 ns | 45 ns |
| Supply Voltage (VCC) | 5 V | 4.75 V to 5.25 V |
| Dedicated Inputs | 19 | 19 |
| I/O Pins | 80 | — |
| Boîtier | 84-pin PLCC (J-lead) | — |
| Type de montage | Surface Mount | Surface Mount |
| Programming Technology | UV-erasable EPROM (quartz window) | — |
| Process Technology | CMOS | CMOS |
| Température de fonctionnement | 0C to +70C (commercial) | 0 °C to 70 °C (Commercial) |
| External Clock Pins | 1 global clock | — |
| Statut RoHS | [DATA_NEEDED: RoHS compliance] | [DATA_NEEDED: RoHS status] |
| Device Family | — | MAX 5000 |
| Macrocell Count | — | 128 |
| User I/O Lines | — | 48 |
| Total Inputs (I/O + dedicated) | — | 68 |
| Package Type | — | 100-terminal Ceramic CQFP (R-CQFP-G100), windowed, gull-wing |
| Terminal Pitch | — | 0.650 mm |
| Configuration Memory | — | UV-erasable CMOS EEPROM cells |
| Speed Grade | — | -2 (45 ns) |
| Lead-Free | — | [DATA_NEEDED: lead-free status] |
| Logic Elements | — | AND/OR array with programmable macrocell register |