EPM5192JC-1N vs EPM5192LC-2N Comparaison

Comparaison détaillée côte à côte de EPM5192JC-1N par Altera et EPM5192LC-2N par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM5192JC-1N EPM5192LC-2N
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $19,85 $11,85
Family MAX 5000 MAX 5000
Device Type CPLD - Complex Programmable Logic Device —
Macrocells 192 192
Logic Array Blocks (LABs) 12 —
Usable Gates 3750 —
User I/O Pins 64 —
Dedicated Inputs 7 —
External Clock Inputs (GCLK) 1 —
Propagation Delay (tPD) 40 ns —
Maximum Clock Frequency (fMAX) 62.5 MHz —
Supply Voltage (VCC) 4.75 V to 5.25 V —
Technology CMOS EPROM (UV-erasable) —
Boîtier 84-pin Ceramic Quad Flat Pack (CQFP) —
JEDEC Package Code S-CQCC-J84 —
Température de fonctionnement [DATA_NEEDED: industrial/commercial temperature range] Commercial (0C to +70C) - inferred from speed-grade -2 designation
Programming Interface JTAG / Altera ByteBlaster Altera programming hardware (MAX+PLUS II / ByteBlaster compatible)
Flip-Flops — 192
Logic Elements — 192 macrocells (PAL/GAL-style AND-OR array)
Package Type — LC (ceramic J-leaded, windowed UV-erasable package family)
Speed Grade — -2 (tPD approximately 25 ns)
Propagation Delay (typical) — 25 ns
Tension d'alimentation — 5 V (typical)
Programmability — UV-erasable EPROM cell
Type de montage — Surface Mount (LC package)
Statut RoHS — Compliant (per -N lead-free suffix)
Lead-Free — Yes (per -N suffix)
Architecture — Programmable Logic Array (PLA) with global PIA

Fiches techniques et ressources

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