EPM5192JC1 vs EPM5192JC2 Comparaison

Comparaison détaillée côte à côte de EPM5192JC1 par Intel et EPM5192JC2 par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM5192JC1 EPM5192JC2
Marque Intel Intel
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $48,30 $15,90
Family MAX 5000 (MAX 5xxx CPLD) MAX 5000
Manufacturer Intel (formerly Altera Corporation) —
Macro Cells 192 —
Usable Gates 3750 —
Maximum Operating Frequency 62.5 MHz —
Supply Voltage (VCC) 5 V (nominal) —
Process Technology 0.5 µm CMOS, UV-erasable EPROM CMOS, UV-erasable
Propagation Delay (typ) [DATA_NEEDED: propagation delay in ns] —
I/O Pins [DATA_NEEDED: I/O pin count] —
Boîtier [DATA_NEEDED: exact package from datasheet] PLCC-68 (JC)
Type de montage [DATA_NEEDED: surface mount or through-hole] Surface Mount (socketable PLCC)
Température de fonctionnement [DATA_NEEDED: operating temp range] —
Programming Interface JTAG-compatible (Altera MAX 5xxx) —
Logic Blocks (LABs) 24 (8 macrocells per LAB) —
Statut RoHS unknown —
AEC-Q100 not_applicable —
Lifecycle Obsolete - last-time-buy stock only at franchised distributors —
Device Type — CPLD (Complex Programmable Logic Device)
Macrocells — 192
Logic Array Blocks (LABs) — 12
Usable Gates (equivalent) — 6000
Maximum User I/O — 64
Dedicated Inputs — 7
External Clock Inputs — 1 (with shared input/clock capability)
Fréquence d'horloge maximale — 50 MHz
Propagation Delay (tPD) — 45 ns (speed grade -2)
Interconnect — Programmable Interconnect Array (PIA)
Programming — Altera Master Programmer / ByteBlaster via JTAG-style interface

Fiches techniques et ressources

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