EPM5192JC2 vs EPM5192JC1 Comparaison

Comparaison détaillée côte à côte de EPM5192JC2 par Intel et EPM5192JC1 par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM5192JC2 EPM5192JC1
Marque Intel Intel
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $15,90 $48,30
Family MAX 5000 MAX 5000 (MAX 5xxx CPLD)
Device Type CPLD (Complex Programmable Logic Device) —
Macrocells 192 —
Logic Array Blocks (LABs) 12 —
Usable Gates (equivalent) 6000 —
Maximum User I/O 64 —
Dedicated Inputs 7 —
External Clock Inputs 1 (with shared input/clock capability) —
Fréquence d'horloge maximale 50 MHz —
Propagation Delay (tPD) 45 ns (speed grade -2) —
Process Technology CMOS, UV-erasable 0.5 µm CMOS, UV-erasable EPROM
Interconnect Programmable Interconnect Array (PIA) —
Boîtier PLCC-68 (JC) [DATA_NEEDED: exact package from datasheet]
Type de montage Surface Mount (socketable PLCC) [DATA_NEEDED: surface mount or through-hole]
Programming Altera Master Programmer / ByteBlaster via JTAG-style interface —
Manufacturer — Intel (formerly Altera Corporation)
Macro Cells — 192
Usable Gates — 3750
Maximum Operating Frequency — 62.5 MHz
Supply Voltage (VCC) — 5 V (nominal)
Propagation Delay (typ) — [DATA_NEEDED: propagation delay in ns]
I/O Pins — [DATA_NEEDED: I/O pin count]
Température de fonctionnement — [DATA_NEEDED: operating temp range]
Programming Interface — JTAG-compatible (Altera MAX 5xxx)
Logic Blocks (LABs) — 24 (8 macrocells per LAB)
Statut RoHS — unknown
AEC-Q100 — not_applicable
Lifecycle — Obsolete - last-time-buy stock only at franchised distributors

Fiches techniques et ressources

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