EPM7256SQC208-7N vs EPM7256SRC208-15N Comparaison
Comparaison détaillée côte à côte de EPM7256SQC208-7N par Altera et EPM7256SRC208-15N par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EPM7256SQC208-7N | EPM7256SRC208-15N |
|---|---|---|
| Marque | Altera | Altera |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | Obsolete | Obsolete |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $27,20 | $27,20 |
| Family | MAX 7000S | — |
| Device Type | CPLD (Complex Programmable Logic Device) | — |
| Macrocells | 256 | 256 |
| Usable Gates | 5,000 | 5,000 |
| Logic Array Blocks (LABs) | 16 | 16 |
| User I/O Pins | 164 | 164 |
| Speed Grade | -7 (7.5 ns pin-to-pin) | — |
| Maximum Frequency | 128.2 MHz | — |
| Supply Voltage (VCC) | 5 V | — |
| Technology | CMOS EEPROM | — |
| Configuration Memory | Non-volatile EEPROM (no external config needed) | EEPROM (non-volatile) |
| Boîtier | 208-pin PQFP (Plastic Quad Flat Pack) | 208-pin RQFP (PowerQuad Flat Pack) |
| Type de montage | Surface Mount | Surface Mount |
| Température de fonctionnement | Commercial (0C to +70C) | 0C to +70C (commercial) |
| JTAG Interface | IEEE 1149.1 boundary-scan (ISP capable) | — |
| Minimum DC Input Voltage | -0.5 V | — |
| Input Undershoot Tolerance | -2.0 V for <100 mA, <20 ns | — |
| Statut RoHS | Compliant (N suffix = lead-free) | Compliant (N suffix) |
| Pin-to-Pin Delay (tPD) | 7.5 ns | 15 ns |
| Open-Drain Output | Optional per I/O pin | — |
| Series | — | MAX 7000S |
| Maximum Counter Frequency | — | 76.9 MHz |
| Tension d'alimentation | — | 5 V |
| In-System Programmability | — | Yes (IEEE 1149.1 JTAG) |
| I/O Standard | — | 5 V TTL/CMOS compatible |
| Lead Free | — | Yes (N suffix) |
| Niveau MSL | — | [DATA_NEEDED: MSL level] |
| Number of Terminals | — | 208 |