EPM9320ALC84-20 vs EPM9320LI84-20N Comparaison
Comparaison détaillée côte à côte de EPM9320ALC84-20 par Altera et EPM9320LI84-20N par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EPM9320ALC84-20 | EPM9320LI84-20N |
|---|---|---|
| Marque | Altera | Altera |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | NRND | Obsolete |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $10,50 | $9,75 |
| Family | MAX 9000 | MAX 9000 |
| Device Type | EPLD (Erasable Programmable Logic Device) | CPLD (Complex Programmable Logic Device) |
| Macrocells | 320 | 320 |
| Logic Array Blocks (LABs) | 16 | — |
| Maximum User I/Os | 212 | — |
| Pin-to-Pin Delay (tPD) | 20 ns | — |
| Boîtier | PLCC-84 | PLCC-84 (Plastic Leaded Chip Carrier, J-lead) |
| Process Technology | 0.5 µm CMOS EEPROM | Advanced CMOS EEPROM |
| Tension d'alimentation | 5.0 V | 5.0 V |
| Programmability | In-system via IEEE 1149.1 JTAG | — |
| Température de fonctionnement | [DATA_NEEDED: commercial or industrial grade] | 0 C to +70 C (commercial) |
| Type de montage | Surface Mount (PLCC socket compatible) | — |
| Configuration Memory | Non-volatile EEPROM | — |
| Boundary Scan | JTAG IEEE 1149.1 | — |
| Design Software | MAX+PLUS II / Quartus II (legacy) | — |
| Statut RoHS | [DATA_NEEDED: per Altera datasheet] | [DATA_NEEDED: RoHS compliance status] |
| Usable Gates | — | 6,000 to 12,000 |
| User I/O Pins | — | 60 |
| Total Pins | — | 84 |
| Propagation Delay (tPD) | — | 20 ns (speed grade -20) |
| Pin-to-Pin Delay | — | 16 ns (per DigChip spec block) |
| Maximum Counter Frequency | — | 118 MHz |
| Logic Family | — | CMOS, EEPROM-based |
| Programming Interface | — | IEEE 1149.1 JTAG, in-system programmable |
| Architecture | — | Multiple Array MatriX (MAX) - third generation |