EPC1LC20-WCEC52 vs EPC1L120 तुलना
विस्तृत दोनों ओर की तुलना EPC1LC20-WCEC52 द्वारा Altera और EPC1L120 द्वारा Intel. मुख्य विशेषताओं, इलेक्ट्रिकल पैरामीटर, पैकेजिंग, चक्र स्थिति, मूल्यांकन और उपलब्धता को तुलना करके अपनी डिजाइन की आवश्यकताओं के लिए सबसे अच्छा घटक निर्धारित करें。
विशेषता तुलना
| पैरामीटर | EPC1LC20-WCEC52 | EPC1L120 |
|---|---|---|
| ब्रांड | Altera | Intel |
| श्रेणी | Memory ICs | Memory ICs |
| लाइफसाइकिल स्थिति | Obsolete | अंतिम बार खरीदें |
| मेमोरी प्रकार | OTP Configuration PROM (Anti-fuse) | Configuration EEPROM |
| मेमोरी आकार | 1 Mbit (1,048,576 bits) | — |
| संगठन | 212,942 x 1 bit | — |
| इंटरफ़ेस | Serial (Altera FPP/PS configuration protocol) | — |
| Configuration Clock (DCLK) | 8 MHz maximum | — |
| Supply Voltage (VCC) | 3.3 V | — |
| I/O Voltage Tolerance | 5.0 V (FPGA interface) | — |
| In-System Programmability | Yes (IEEE 1149.1 JTAG) | — |
| Programmability | One-Time Programmable (OTP) | In-System via JTAG (IEEE 1149.1) |
| ऑपरेटिंग तापमान | -40C to +85C (industrial) | -40C to +85C (industrial) |
| पैकेज | 20-pin PLCC (J-lead, through-hole, 9x9 mm) | PLCC-20 |
| Package Mounting | Through-hole (also accepts PLCC socket) | — |
| RoHS स्थिति | [DATA_NEEDED: RoHS status] | [DATA_NEEDED: RoHS status] |
| Lead-Free | [DATA_NEEDED: lead-free status] | — |
| Compatible FPGA Families | Cyclone, Stratix, APEX, ACEX, MAX series | — |
| Programming Interface | JTAG (IEEE Std 1149.1) ISP | — |
| पिन काउंट | 20 | — |
| लाइफसाइकिल स्थिति | Obsolete (recommended replacement: EPCQ family or newer serial config devices) | — |
| Memory Capacity | — | 120 kbit |
| इंटरफ़ेस प्रकार | — | Serial (Altera configuration protocol) |
| ऑपरेटिंग सप्लाई वोल्टेज | — | 3.3 V / 5 V |
| Output Compatibility | — | MultiVolt: 1.5 V, 1.8 V, 2.5 V, 3.3 V, 5 V |
| JTAG Support | — | Yes (dedicated JTAG port) |
| माउंटिंग प्रकार | — | Surface Mount / Through-Hole (socket) |
| Reprogram Cycles | — | 100 cycles typical |
| Compatible Altera FPGAs | — | FLEX 6000, FLEX 8000, MAX 7000, MAX 9000 families |
| Cascade Support | — | Yes (multi-FPGA configuration chains) |
| MSL स्तर | — | [DATA_NEEDED: MSL level] |