EPM3512AFI256-7 vs EPM3512AFI256-7N 比較

詳細な並列比較: EPM3512AFI256-7 メーカー: Altera および EPM3512AFI256-7N メーカー: Altera。主要仕様、電気的特性、パッケージ、ライフサイクルステータス、価格、在庫状況を比較して、設計要件に最適な部品を判断してください。

Altera
EPM3512AFI256-7N EPM3512AFI256-7N - MAX 3000A CPLD, 512 Macrocells | Intel / Altera

EPM3512AFI256-7N - MAX 3000A CPLD, 512 Macrocells | Intel / Altera

EPM3512AFI256-7N ⚠ ラストタイムバイ

仕様比較

パラメータ EPM3512AFI256-7 EPM3512AFI256-7N
ブランド Altera Altera
カテゴリ FPGA & CPLD FPGA & CPLD
ライフサイクル状態 Obsolete ラストバイ
在庫状況 In Stock In Stock
単価(USD) $15.95 $27.95
Family MAX 3000A MAX 3000A
Device Type CPLD (Complex Programmable Logic Device) —
Macrocells 512 —
Usable Gates 10,000 —
Logic Array Blocks (LABs) 32 (16 macrocells each) 16
User I/O Pins 208 —
Pin-to-Pin Delay (tPD) 7.5 ns —
Maximum Operating Frequency [DATA_NEEDED: fMAX value] —
Supply Voltage VCCINT 3.3 V —
MultiVolt I/O Voltage 1.8 V / 2.5 V / 3.3 V / 5.0 V tolerant —
Process Technology 0.30 µm CMOS EEPROM —
パッケージ 256-ball FBGA (Fine-Pitch BGA), 17 mm × 17 mm, 1.0 mm pitch 256-ball FBGA
In-System Programmability IEEE Std. 1532 compliant via JTAG —
Boundary-Scan Test IEEE Std. 1149.1 (JTAG) —
Operating Temperature (Industrial) -40 °C to +85 °C —
RoHS ステータス [DATA_NEEDED: confirm from data] —
実装タイプ Surface Mount (BGA) Surface Mount (BGA)
Device Logic Elements / Macrocells — 512 macrocells
Typical Usable Gates — 10,000 gates
Maximum User I/O Pins — [DATA_NEEDED: user I/O count]
Maximum Operating Frequency (fMAX) — 116.3 MHz
Pin-to-Pin Delay (tPD, speed grade -7) — approximately 7.5 ns
Supply Voltage (VCCINT) — 3.3 V
MultiVolt I/O Levels — 2.5 V / 3.3 V / 5 V mixed
Configuration Memory — Non-volatile EEPROM
Programming Interface — IEEE 1149.1 JTAG (in-system programmable)
動作温度範囲 — -40C to +85C (industrial)
Lead-Free / RoHS — Yes ('N' suffix, lead-free)
Design Software — Quartus II (legacy MAX 3000A support)
Speed Grade — -7

データシート&リソース

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