EP610DI-30N vs EP610IDC-15 موازنہ
تفصیلی ساتھ ساتھ موازنہ از EP610DI-30N بذریعہ Altera اور EP610IDC-15 بذریعہ Intel. اہم خصوصیات، برقی پیرامیٹرز، پیکیجنگ، لائف سائیکل اسٹیٹس، قیمتوں اور دستیابی کا موازنہ کریں تاکہ آپ کی ڈیزائن ضروریات کے لیے بہترین کمپوننٹ کا تعین ہو سکے۔
Intel
EP610IDC-15 - 16-Macrocell Classic EPLD, 15ns, 24-CerDIP | Intel
EP610IDC-15 ⚠ آخری بار خریداریخصوصیات کا موازنہ
| پیرامیٹر | EP610DI-30N | EP610IDC-15 |
|---|---|---|
| برانڈ | Altera | Intel |
| زمرہ | FPGA & CPLD | FPGA & CPLD |
| لائف سائیکل کی حالت | Obsolete | آخری بار خریداری |
| Product Type | EPLD (Erasable Programmable Logic Device) | — |
| Family | Altera Classic EP610 | — |
| Macrocells | 16 | 16 |
| Usable Gates | 300 | 300 |
| Propagation Delay (tPD) | 30 ns | 15 ns |
| Maximum Frequency | 33.3 MHz (system); 100 MHz (pipelined) | 66 MHz |
| Supply Voltage (VCC) | 5 V ±5% | 4.75 V to 5.25 V (5 V nominal) |
| پیکیج | CDIP-24 (Ceramic DIP, windowed) | 24-pin CerDIP (ceramic DIP) |
| پن کی تعداد | 24 | — |
| آپریٹنگ درجہ حرارت | -40°C to +85°C (industrial) | 0C to +70C (commercial) |
| Process Technology | CMOS | CMOS, UV-erasable / OTP |
| Programming Method | UV-erasable (windowed ceramic) | — |
| ماؤنٹنگ ٹائپ | Through-hole (DIP) | Through-hole |
| MSL لیول | [DATA_NEEDED: MSL level] | — |
| RoHS اسٹیٹس | [DATA_NEEDED: RoHS status] | [DATA_NEEDED: RoHS status of CerDIP variant] |
| Device Family | — | Altera Classic EPLD |
| I/O Pins | — | 24 (per package; macrocell-programmable) |
| Logic-Block Architecture | — | AND/OR macrocell array with programmable flip-flops |
| Program/Erase | — | UV-erasable, OTP-compatible |
| Development Tool | — | MAX+PLUS II |
| Programming Current | — | 11.0 mA typical (per Classic family datasheet) |