EP910DC-40 vs EP910JC-35 موازنہ
تفصیلی ساتھ ساتھ موازنہ از EP910DC-40 بذریعہ Altera اور EP910JC-35 بذریعہ Altera. اہم خصوصیات، برقی پیرامیٹرز، پیکیجنگ، لائف سائیکل اسٹیٹس، قیمتوں اور دستیابی کا موازنہ کریں تاکہ آپ کی ڈیزائن ضروریات کے لیے بہترین کمپوننٹ کا تعین ہو سکے۔
خصوصیات کا موازنہ
| پیرامیٹر | EP910DC-40 | EP910JC-35 |
|---|---|---|
| برانڈ | Altera | Altera |
| زمرہ | FPGA & CPLD | FPGA & CPLD |
| لائف سائیکل کی حالت | Obsolete | Obsolete |
| Device Family | Classic EPLD (EP910 series) | — |
| Architecture | PAL-type AND/OR, UV-erasable CMOS | — |
| Macrocells | 24 | 24 |
| Dedicated Inputs | 12 | — |
| Bidirectional I/O Pins | 24 | — |
| Total Inputs to Logic Array | 36 | — |
| Product Terms | 240 maximum | — |
| Maximum Propagation Delay (tPD) | 40 ns | — |
| Maximum Operating Frequency (fMAX) | 25 MHz | — |
| Global Clocks | 2 | — |
| سپلائی وولٹیج | 5 V (typical for Classic EPLD family) | — |
| Operating Temperature (Commercial) | 0 °C to 70 °C | — |
| پیکیج | DIP-40 (ceramic, through-hole) | — |
| ماؤنٹنگ ٹائپ | Through-Hole | Surface Mount (PLCC socket recommended) |
| RoHS اسٹیٹس | [DATA_NEEDED: rohs_status] | [DATA_NEEDED: rohs status] |
| Programming Method | UV-erase + EPROM programmer; on-board logic test circuitry | — |
| Logic Family | — | Classic EPLD (CMOS EPROM) |
| Inputs | — | 36 |
| I/O Pins | — | 24 |
| Propagation Delay (max) | — | 38 ns (tPD) |
| زیادہ سے زیادہ کلاک فریکوئنسی | — | 28.6 MHz |
| Supply Voltage (VCC) | — | 4.75 V to 5.25 V |
| آپریٹنگ درجہ حرارت | — | 0C to 70C (Commercial) |
| Package Type | — | 44-pin PLCC (Plastic J-Lead Chip Carrier) |
| Terminal Form | — | J BEND |
| Package Code | — | QCCJ |
| Package Shape | — | SQUARE |
| Technology | — | CMOS EPROM, UV-erasable / OTP |
| Temperature Grading | — | COMMERCIAL |
| Equivalent Gates | — | Approx. 900 usable gates |