EPM3512AQC208-10S vs EPM3512AQC208-3N موازنہ

تفصیلی ساتھ ساتھ موازنہ از EPM3512AQC208-10S بذریعہ Altera اور EPM3512AQC208-3N بذریعہ Altera. اہم خصوصیات، برقی پیرامیٹرز، پیکیجنگ، لائف سائیکل اسٹیٹس، قیمتوں اور دستیابی کا موازنہ کریں تاکہ آپ کی ڈیزائن ضروریات کے لیے بہترین کمپوننٹ کا تعین ہو سکے۔

خصوصیات کا موازنہ

پیرامیٹر EPM3512AQC208-10S EPM3512AQC208-3N
برانڈ Altera Altera
زمرہ FPGA & CPLD FPGA & CPLD
لائف سائیکل کی حالت Obsolete Obsolete
Family MAX 3000A MAX 3000A
Device Type CPLD (Complex Programmable Logic Device) —
Macrocells 512 512
Usable Gates 1750 —
Logic Array Blocks (LABs) 32 (16 macrocells each) 16
پیکیج 208-pin FineLine BGA-256 PQFP-208
User I/Os 208 —
Speed Grade -10 (tPD1 = 7.5 ns) —
Propagation Delay (tPD1) 7.5 ns (pin-to-pin) —
Supply Voltage - VCCINT (internal) 3.3 V —
Supply Voltage - VCCIO (I/O) 2.5 V, 3.3 V, or 5.0 V (MultiVolt) —
Programming Technology CMOS EEPROM EEPROM (non-volatile, in-system programmable)
In-System Programmability (ISP) Yes (IEEE Std. 1149.1 JTAG) —
PCI Compliance Yes (PCI Local Bus Specification Rev 2.2) —
آپریٹنگ درجہ حرارت 0C to +70C (commercial) 0C to +70C (commercial)
Boundary-Scan (JTAG) Yes (1149.1 compliant) —
Program/Erase Endurance 100 cycles minimum —
Logic Family CMOS —
Process Technology EEPROM-based CMOS —
RoHS اسٹیٹس [DATA_NEEDED: rohs_status] [DATA_NEEDED: not stated in retrieved snippets]
User I/O Pins — 172
Macrocells per LAB — 32
Pin-to-Pin Logic Delay — 3 ns (speed grade -3)
Global Clock Setup Time — [DATA_NEEDED: actual tSU at 3 ns grade]
Core Supply Voltage (VCCINT) — 3.3 V
I/O Supply Voltage (VCCIO) — 3.3 V (MultiVolt 1.8 V / 2.5 V / 3.3 V / 5.0 V tolerant)
ماؤنٹنگ ٹائپ — Surface Mount
JTAG / Boundary Scan — IEEE 1149.1 compliant
ISP Compliance — IEEE Std. 1532
Lead-Free / Halogen-Free — [DATA_NEEDED]

Datasheets اور وسائل

تمام مصنوعات براؤز کریں BOM بنائیں قیمت کی درخواست کریں