EP20K400CB652C9ES vs EP20K400CB652C9N So sánh
So sánh chi tiết song song của EP20K400CB652C9ES bằng Intel và EP20K400CB652C9N bằng Intel. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
So sánh thông số kỹ thuật
| Tham số | EP20K400CB652C9ES | EP20K400CB652C9N |
|---|---|---|
| Thương hiệu | Intel | Intel |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | NRND | NRND |
| Series | APEX 20KC | EP20K400 |
| Family | APEX 20KC | APEX 20KC |
| Logic Elements / Cells | 16640 | — |
| Total System Gates | 400000 | — |
| Embedded Memory (Bits) | 212992 | — |
| Number of User I/O | 488 | — |
| Number of LABs/CLBs | [DATA_NEEDED: LAB count] | — |
| Number of Logic Array Blocks | 1040 | — |
| Maximum Operating Frequency | 250 MHz | — |
| Core Voltage | 1.8 V | — |
| Process Technology | 0.15 µm CMOS | — |
| Khoảng nhiệt độ hoạt động | 0°C to +85°C (Commercial) | 0 °C to +85 °C (Commercial) |
| Kiểu lắp đặt | Surface Mount | Surface Mount |
| Hộp / Vỏ | 652-BGA | — |
| Cấp MSL | 3 (168 Hours) | — |
| Packaging | Tray | — |
| Programmability Type | In-system programmable (SRAM-based) | — |
| I/O Standards Supported | LVTTL, LVCMOS, PCI, LVDS, HSTL, SSTL | — |
| JTAG (IEEE 1149.1) | Yes | — |
| PLL | Yes (4-phase) | — |
| Trạng thái RoHS | [DATA_NEEDED: RoHS status] | Unknown (legacy Altera part - verify with distributor) |
| Device Type | — | Programmable Logic Device (SOPC FPGA) |
| Architecture | — | MultiCore (LUT logic + Embedded System Blocks) |
| System Gates | — | 400,000 |
| Logic Elements | — | 16,640 |
| Maximum User I/Os | — | 502 |
| Total Memory Bits | — | 212,992 (per chip) |
| Maximum Internal Frequency | — | 250 MHz |
| Propagation Delay | — | 2.0 ns |
| Logic Family | — | CMOS |
| Core Process Technology | — | 0.15 µm all-layer copper CMOS |
| Core Supply Voltage (VCCINT) | — | 1.8 V |
| I/O Supply Voltage (VCCIO) | — | 2.5 V |
| Hộp | — | BGA-652 (Plastic Ball Grid Array, 652 balls) |
| Configuration Interface | — | IEEE 1149.1 JTAG, serial passive parallel async |