EP610IDC-10 vs EP610DC-15 So sánh
So sánh chi tiết song song của EP610IDC-10 bằng Intel và EP610DC-15 bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
So sánh thông số kỹ thuật
| Tham số | EP610IDC-10 | EP610DC-15 |
|---|---|---|
| Thương hiệu | Intel | Altera |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | Obsolete | Obsolete |
| Device Family | Altera Classic EPLD | — |
| Logic Capacity | 300 usable gates | — |
| Macrocell Count | 16 macrocells | — |
| Pin-to-Pin Logic Delay (tpd) | 10 ns | — |
| Maximum Counter Frequency (fCNT) | 100 MHz | — |
| Supply Voltage (VCC) | 5 V (nominal) | 4.75 V to 5.25 V |
| I/O Logic Compatibility | 100% TTL emulation | — |
| Technology | CMOS, UV-erasable (windowed ceramic) | CMOS |
| Package Type | 24-pin Ceramic DIP (CDIP) | — |
| Dedicated Inputs | 4 | 20 |
| I/O Pins | 20 | — |
| Khoảng nhiệt độ hoạt động | 0 °C to +70 °C (commercial) | — |
| Programmable Interconnect | Yes (on-chip) | — |
| In-System Programmability | Yes (via MAX+PLUS II) | — |
| Boundary-Scan Test | Yes (per device documentation) | — |
| Trạng thái RoHS | [DATA_NEEDED: RoHS status of CDIP-10 variant] | [DATA_NEEDED: RoHS status] |
| Kiểu lắp đặt | Through-hole | Through-Hole |
| Product Family | — | Classic EPLD (EP610) |
| Architecture | — | UV-erasable CMOS PAL-type |
| Macrocells | — | 16 |
| Logic Expanders | — | 4 |
| Bidirectional I/O Pins | — | 16 |
| Total Product Terms | — | 160 |
| Propagation Delay (tPD) | — | 15 ns (speed grade -15) |
| Maximum Internal Clock Frequency | — | 71.4 MHz |
| Nhiệt độ hoạt động | — | 0C to 70C (commercial) |
| Hộp | — | 24-pin Ceramic DIP (CDIP-24) with UV window |
| Programming Method | — | JEDEC fuse map, UV erasure |