EP910DC-35 vs EP910DC-30 So sánh
So sánh chi tiết song song của EP910DC-35 bằng Altera và EP910DC-30 bằng Intel. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
So sánh thông số kỹ thuật
| Tham số | EP910DC-35 | EP910DC-30 |
|---|---|---|
| Thương hiệu | Altera | Intel |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | Obsolete | Obsolete |
| Device Type | UV-Erasable CMOS PLD (PAL-type) | — |
| Family | Classic EPLD EP910 | Classic EPLD (EP910 series) |
| Architecture | PAL-type sum-of-products AND-OR array | PAL-type AND-OR sum-of-products, CMOS |
| Usable Gates | 900 gates | — |
| Macrocells | 24 | 24 |
| Product Terms | 240 | — |
| Dedicated Inputs | 12 | 36 |
| I/O Pins | 24 | — |
| Total Inputs | 36 | — |
| Propagation Delay (tpd) | 35 ns | — |
| Tần số xung maksimum | 37 MHz (typical, internal) | — |
| Supply Voltage (Vcc) | 4.75 V to 5.25 V (5 V nominal) | — |
| Nhiệt độ hoạt động | 0 °C to +70 °C (commercial) | 0C to +70C (commercial) |
| Hộp | 40-pin CDIP (Ceramic DIP) with quartz window | DIP-40 (through-hole, 600 mil) |
| Lead Pitch | 2.540 mm | — |
| Termination Style | Through-Hole | — |
| Programming Method | JEDEC fuse map via device programmer; UV erase | UV-Erasable / OTP |
| Technology | CMOS, UV-erasable EPROM cell | — |
| Trạng thái RoHS | Non-compliant (ceramic DIP with Pb-bearing lead finish) | — |
| Lifecycle | Obsolete / last-time-buy from authorized distributors | — |
| Gate Count | — | 900 usable gates |
| Propagation Delay (tPD) | — | 30 ns (max) |
| Clock Frequency (fCNT) | — | 33.3 MHz |
| Outputs (Macrocells) | — | 24 |
| External Clock Pins | — | 2 (CLK1, CLK2) |
| Điện áp cung cấp | — | 5 V |
| Process Technology | — | CMOS |
| Kiểu lắp đặt | — | Through-Hole |