EPM3256AFC256-10N vs EPM3512AFC256-10 So sánh
So sánh chi tiết song song của EPM3256AFC256-10N bằng Altera và EPM3512AFC256-10 bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
So sánh thông số kỹ thuật
| Tham số | EPM3256AFC256-10N | EPM3512AFC256-10 |
|---|---|---|
| Thương hiệu | Altera | Altera |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | Obsolete | NRND |
| Family | MAX 3000A | MAX 3000A |
| Device Type | CPLD (Complex Programmable Logic Device) | — |
| Usable Gates | 5,000 gates | 10,000 |
| Macrocells | 256 | 512 |
| Maximum User I/O | 161 | — |
| Pin-to-Pin Logic Delay | 10 ns | — |
| Maximum Counter Frequency | 227.3 MHz | 87 MHz |
| Core Voltage | 3.3 V | — |
| I/O Logic Level Compatibility | 5.0 V / 3.3 V / 2.5 V (MultiVolt) | — |
| Programmability | EEPROM, in-system programmable (ISP) | — |
| JTAG Interface | IEEE 1532 / JTAG (TDI, TDO, TMS, TCK) | — |
| Hộp | 256-pin FineLine BGA | 256-pin FBGA |
| Logic Family | CMOS | — |
| PCI Compliance | PCI Local Bus Specification Rev 2.2 (at -10 grade) | — |
| Nhiệt độ hoạt động | 0 C to 70 C (commercial) | — |
| Logic Array Blocks (LABs) | — | 16 |
| Maximum I/O Pins | — | 208 |
| Pin-to-Pin Delay (tPD) | — | 10 ns |
| Supply Voltage (VCCINT) | — | 3.3 V |
| I/O Voltage Tolerance | — | 5-V tolerant |
| Programmable Technology | — | CMOS EEPROM |
| In-System Programmability | — | Yes (IEEE Std. 1149.1 JTAG / IEEE Std. 1532) |
| Khoảng nhiệt độ hoạt động | — | [DATA_NEEDED: industrial/commercial operating temperature range] |
| Số chân | — | 256 |
| Kiểu lắp đặt | — | Surface Mount |
| Trạng thái RoHS | — | unknown |
| Architecture | — | MAX (Multiple Array matriX) EEPROM-based |