EPM3512AFC256-18 vs EPM3256AFC256-10 So sánh

So sánh chi tiết song song của EPM3512AFC256-18 bằng Altera và EPM3256AFC256-10 bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.

So sánh thông số kỹ thuật

Tham số EPM3512AFC256-18 EPM3256AFC256-10
Thương hiệu Altera Altera
Danh mục FPGA & CPLD FPGA & CPLD
Trạng thái vòng đời Obsolete Lần mua cuối
Family MAX 3000A MAX 3000A
Macrocells 512 —
Logic Array Blocks (LABs) 16 16 (16 macrocells each)
Maximum User I/O Pins 212 —
Pin-to-Pin Delay (tPD1) 18 ns —
Global Clock Networks 4 —
VCCINT (Core Supply) 3.0 V to 3.6 V (3.3 V typical) —
VCCIO (I/O Supply) 2.5 V or 3.3 V (MultiVolt) —
Nhiệt độ hoạt động [DATA_NEEDED: industrial/commercial grade] 0°C to +70°C (Commercial)
Programming Technology EEPROM (non-volatile) —
In-System Programming IEEE Std. 1532 / JTAG (IEEE Std. 1149.1) —
Hộp 256-ball FineLine BGA (FCBGA) 256-ball FBGA (Fine-Line BGA)
Ball Pitch 1.0 mm —
Trạng thái RoHS [DATA_NEEDED: not specified in retrieved data] [DATA_NEEDED: RoHS compliance status]
Kiểu lắp đặt Surface Mount Surface Mount
Logic Family — CMOS (EEPROM-based)
Device Type — CPLD (Complex Programmable Logic Device)
Macro Cells — 256
Usable Gates — 5,000
Maximum User I/Os — 161
Propagation Delay (tPD) — 10 ns
Internal Counter Frequency (fCNT) — 95.2 MHz
Supply Voltage (VCCINT) — 3.3 V
I/O Voltage Tolerance — 5.0 V tolerant
In-System Programmability — Yes (3.3 V ISP via JTAG IEEE 1149.1)
Pitch — [DATA_NEEDED: BGA ball pitch]

Hồ sơ kỹ thuật & Tài nguyên

Xem tất cả sản phẩm Tạo BOM Yêu cầu báo giá