EPM5032JC vs EPM5064JC-1 So sánh

So sánh chi tiết song song của EPM5032JC bằng Altera và EPM5064JC-1 bằng Altera. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.

So sánh thông số kỹ thuật

Tham số EPM5032JC EPM5064JC-1
Thương hiệu Altera Altera
Danh mục FPGA & CPLD FPGA & CPLD
Trạng thái vòng đời Obsolete NRND
Family MAX 5000 EPLD MAX 5000
Macrocells 32 —
Logic Gates 600 usable gates —
Maximum I/O Pins 40 —
Propagation Delay (tPD) [DATA_NEEDED: specific speed grade value] —
Supply Voltage (VCC) 5 V 5 V nominal (4.75 V – 5.25 V)
Input Type TTL-compatible —
Kiểu đầu ra TTL/CMOS-compatible —
Hộp PLCC-44 44-pin PLCC (J-lead, windowed ceramic)
Nhiệt độ hoạt động 0C to +70C (commercial) 0 °C to +70 °C (commercial, -JC suffix)
Kiểu lắp đặt Surface Mount (J-lead) Surface Mount (PLCC socket recommended)
Programmability UV-erasable (windowed ceramic) / OTP variants —
Design Software MAX+PLUS II / Quartus legacy —
JEDEC Standard JEDEC PLCC-44 footprint —
Trạng thái RoHS unknown Non-compliant (windowed ceramic, contains Pb in glass frit)
Lead-Free unknown —
Device Type — EPLD (Erasable Programmable Logic Device)
Macro Cells — 64
Usable Gates — 1250 (typical)
Logic Elements — 128 (Logic Array Blocks)
Maximum Operating Frequency — 33.3 MHz (fCNT)
Pin-to-Pin Delay (tPD) — [DATA_NEEDED: tPD typical/max in ns]
Process Technology — 0.8 µm CMOS
Programmable Pins — 36 (typical I/O, 44-pin PLCC)
Dedicated Inputs — [DATA_NEEDED: dedicated input count]
Erasure Method — UV-erasable through quartz window
Programming Method — Altera Logic Programmer + MasterBlaster/ByteBlasterMV
JTAG Boundary Scan — Not supported (classic MAX architecture)
Military/Avionics SMD — 5962-01-417-3750 (QML variant: EPM5064JM/883)

Hồ sơ kỹ thuật & Tài nguyên

Xem tất cả sản phẩm Tạo BOM Yêu cầu báo giá