EPM9320GC280-15 vs EPM9320LC84-15 So sánh
So sánh chi tiết song song của EPM9320GC280-15 bằng Altera và EPM9320LC84-15 bằng Intel. So sánh các thông số quan trọng, thông số điện tử, gói gọn, trạng thái vòng đời, giá cả và khả năng cung cấp để xác định linh kiện tốt nhất cho yêu cầu thiết kế của bạn.
Altera
EPM9320GC280-15 - 320-Macrocell MAX 9000 CPLD, 15ns, CPGA-280 | Altera
EPM9320GC280-15 Obsolete
So sánh thông số kỹ thuật
| Tham số | EPM9320GC280-15 | EPM9320LC84-15 |
|---|---|---|
| Thương hiệu | Altera | Intel |
| Danh mục | FPGA & CPLD | FPGA & CPLD |
| Trạng thái vòng đời | Obsolete | Obsolete |
| Family | MAX 9000 (EPM9320) | MAX 9000 |
| Device Type | CPLD - Complex Programmable Logic Device | CPLD (Complex Programmable Logic Device) |
| Architecture | CMOS EEPROM-based, Multiple Array MatriX (MAX) | — |
| Usable Gates | 6,000 | 6,000 |
| Macrocells | 320 | 320 |
| Logic Array Blocks (LABs) | 20 (16 macrocells per LAB) | 20 |
| Pin-to-Pin Propagation Delay | 15 ns | — |
| Maximum Internal Frequency | 117.6 MHz | — |
| Maximum User I/O Pins | 164 | — |
| Supply Voltage (VCC) | 4.75 V to 5.25 V | 4.75 V to 5.25 V (5.0 V nominal) |
| I/O Voltage Levels | 3.3 V or 5 V (configurable) | — |
| Programmability | 5.0-V in-system programmable (ISP) via IEEE 1149.1 JTAG | 5.0 V in-system programmable (ISP) via JTAG |
| Hộp | 280-pin Ceramic Pin Grid Array (CPGA-280) | 84-pin PLCC (Plastic Leaded Chip Carrier) |
| Kiểu lắp đặt | Through-hole (PGA socket) | Surface Mount |
| Nhiệt độ hoạt động | 0 C to +70 C (commercial) | -40C to +85C (commercial) [DATA_NEEDED: exact grade] |
| Cấp MSL | 3 (168 hours) | — |
| Trạng thái RoHS | ROHS3 compliant (per fpgalink listing) | [DATA_NEEDED: confirm from manufacturer] |
| Technology Node | CMOS EEPROM, third-generation MAX | — |
| Series | — | EPM9320 |
| Propagation Delay (tPD) | — | 15 ns (max) |
| Tần số xung maksimum | — | 117.6 MHz |
| JTAG Interface | — | IEEE Std. 1149.1 boundary-scan compliant |
| Technology | — | CMOS EEPROM-based, third-generation Multiple Array MatriX (MAX) |
| Built-in Pull-up Resistors | — | Yes, on every I/O pin |
| Architecture Feature | — | Pin-locking across design iterations |