EPM5032DI-25 vs EPM5032DI-20 Vergleich

Detaillierter Direktvergleich von EPM5032DI-25 von Altera und EPM5032DI-20 von Intel. Vergleichen Sie die wichtigsten Spezifikationen, elektrischen Parameter, Gehäuse, Lebenszyklusstatus, Preise und Verfügbarkeit, um das beste Bauteil für Ihre Designanforderungen zu ermitteln.

Spezifikationsvergleich

Parameter EPM5032DI-25 EPM5032DI-20
Marke Altera Intel
Kategorie FPGA & CPLD FPGA & CPLD
Lebenszyklusstatus NRND Obsolete
Lagerstatus In Stock In Stock
Stückpreis (USD) $18,20 $8,75
Family MAX 5000 MAX 5000 (Altera legacy EPLD)
Device Type UV-erasable Programmable Logic Device (PLD) —
Architecture PAL-type, CMOS, AND-OR sum-of-products CMOS PAL-type EPLD with PIA
Macrocells 32 32
Product Terms 320 320 (maximum)
Logic Gates [DATA_NEEDED: equivalent gate count] —
Dedicated Inputs 7 7
Bidirectional I/O Pins 16 16
Total Array Inputs 24 —
Registered Outputs 16 —
Global Clocks 1 —
Propagation Delay (tPD) 25 ns —
Maximum Clock Frequency (fMAX) 62.5 MHz —
Versorgungsspannung 5 V —
Process Technology CMOS —
Gehäuse Ceramic DIP, windowed (UV-erasable) Ceramic DIP-20 (windowed, UV-erasable)
Pin-Anzahl [DATA_NEEDED: exact pin count - 24 or 28] —
Betriebstemperatur 0C to +70C (commercial) Industrial (per 'I' suffix)
I/O Standard TTL-compatible —
Programmability UV-erasable, EPROM-based —
Development Tool MAX+PLUS II / A+PLUS Altera MAX+PLUS II (legacy)
RoHS-Status [DATA_NEEDED: likely non-compliant due to ceramic DIP] [DATA_NEEDED: RoHS compliance status for ceramic DIP variant]
Lifecycle Not Recommended for New Designs (NRND) —
Flip-Flops — 16 (one per macrocell)
Maximale Taktfrequenz — 62.5 MHz
Pin-to-Pin Delay — 20 ns (speed grade -20)
Programming — UV-erasable CMOS, JEDEC fuse file
Lead-Free — [DATA_NEEDED: lead-free status]

Datenblätter & Ressourcen

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