EPM5032DI-25 vs EPM5032DI-20 Comparação

Comparação detalhada lado a lado de EPM5032DI-25 por Altera e EPM5032DI-20 por Intel. Compare especificações principais, parâmetros elétricos, encapsulamento, status do ciclo de vida, preços e disponibilidade para determinar o melhor componente para os requisitos do seu projeto.

Comparação de especificações

Parâmetro EPM5032DI-25 EPM5032DI-20
Marca Altera Intel
Categoria FPGA & CPLD FPGA & CPLD
Status do ciclo de vida NRND Obsolete
Status do estoque In Stock In Stock
Preço unitário (USD) $18,20 $8,75
Family MAX 5000 MAX 5000 (Altera legacy EPLD)
Device Type UV-erasable Programmable Logic Device (PLD) —
Architecture PAL-type, CMOS, AND-OR sum-of-products CMOS PAL-type EPLD with PIA
Macrocells 32 32
Product Terms 320 320 (maximum)
Logic Gates [DATA_NEEDED: equivalent gate count] —
Dedicated Inputs 7 7
Bidirectional I/O Pins 16 16
Total Array Inputs 24 —
Registered Outputs 16 —
Global Clocks 1 —
Propagation Delay (tPD) 25 ns —
Maximum Clock Frequency (fMAX) 62.5 MHz —
Tensão de alimentação 5 V —
Process Technology CMOS —
Encapsulamento Ceramic DIP, windowed (UV-erasable) Ceramic DIP-20 (windowed, UV-erasable)
Contagem de pinos [DATA_NEEDED: exact pin count - 24 or 28] —
Temperatura de operação 0C to +70C (commercial) Industrial (per 'I' suffix)
I/O Standard TTL-compatible —
Programmability UV-erasable, EPROM-based —
Development Tool MAX+PLUS II / A+PLUS Altera MAX+PLUS II (legacy)
Status RoHS [DATA_NEEDED: likely non-compliant due to ceramic DIP] [DATA_NEEDED: RoHS compliance status for ceramic DIP variant]
Lifecycle Not Recommended for New Designs (NRND) —
Flip-Flops — 16 (one per macrocell)
Frequência máxima de clock — 62.5 MHz
Pin-to-Pin Delay — 20 ns (speed grade -20)
Programming — UV-erasable CMOS, JEDEC fuse file
Lead-Free — [DATA_NEEDED: lead-free status]

Fichas técnicas e recursos

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