EPM5064JC vs EPM5032JC25 Vergleich

Detaillierter Direktvergleich von EPM5064JC von Altera und EPM5032JC25 von Altera. Vergleichen Sie die wichtigsten Spezifikationen, elektrischen Parameter, Gehäuse, Lebenszyklusstatus, Preise und Verfügbarkeit, um das beste Bauteil für Ihre Designanforderungen zu ermitteln.

Spezifikationsvergleich

Parameter EPM5064JC EPM5032JC25
Marke Altera Altera
Kategorie FPGA & CPLD FPGA & CPLD
Lebenszyklusstatus Obsolete Obsolete
Lagerstatus In Stock In Stock
Stückpreis (USD) $7,10 $23,95
Family MAX 5000 MAX 5000
Device Type EPLD (Erasable PLD) —
Macrocells 64 —
Usable Gates 1,250 (approx.) —
Logic Array Inputs 36 —
Logic Array Outputs 64 —
Gehäuse 68-pin PLCC (JEDEC) 28-pin PLCC (JC)
Montageart Surface Mount (socketed) Surface Mount
Supply Voltage (VCC) 5 V (typical, 4.75 V - 5.25 V range) —
I/O Logic Level TTL / CMOS compatible —
Configuration Memory EPROM (UV-erasable window or OTP) —
Betriebstemperatur [DATA_NEEDED: operating temperature grade] —
Pin-to-Pin Delay (tPD) [DATA_NEEDED: specific tPD grade value] —
Maximum Frequency (fMAX) [DATA_NEEDED: fCNT grade value] —
RoHS-Status [DATA_NEEDED: RoHS compliance] [DATA_NEEDED: RoHS status]
Lead-Free [DATA_NEEDED: lead-free status] —
MSL-Level [DATA_NEEDED: MSL rating] —
Programming Tool Altera MAX+PLUS II / Quartus II (legacy device support) —
Device — EPM5032
Logic Elements — 32 macrocells
Propagation Delay (tPD) — 25 ns
Maximum Internal Frequency — 62.5 MHz
Product Terms — 320
Flip-Flops — 32
Dedicated Inputs — 7
Bidirectional I/O Pins — 16
Total Inputs to Array — 24
Anzahl der Ausgänge — 16
Architecture — PAL-type macrocells with global Programmable Interconnect Array (PIA)
Technology — CMOS EPROM, UV-erasable (windowed) / OTP
Versorgungsspannung — 5 V (TTL-level I/O)

Datenblätter & Ressourcen

Alle Produkte durchsuchen BOM erstellen Angebot anfordern