EPM9320RI208-10N vs EPM9320RI208-20N Vergleich

Detaillierter Direktvergleich von EPM9320RI208-10N von Altera und EPM9320RI208-20N von Altera. Vergleichen Sie die wichtigsten Spezifikationen, elektrischen Parameter, Gehäuse, Lebenszyklusstatus, Preise und Verfügbarkeit, um das beste Bauteil für Ihre Designanforderungen zu ermitteln.

Spezifikationsvergleich

Parameter EPM9320RI208-10N EPM9320RI208-20N
Marke Altera Altera
Kategorie FPGA & CPLD FPGA & CPLD
Lebenszyklusstatus Aktiv NRND
Lagerstatus In Stock In Stock
Stückpreis (USD) $27,20 $0,00
Family MAX 9000 —
Device Type Complex Programmable Logic Device (CPLD) —
Usable Gates 6,000 —
Macro Cells 320 —
Logic Array Blocks (LABs) 20 —
Pin-to-Pin Propagation Delay (tPD) 10 ns —
Maximum System Clock Frequency 100 MHz —
Versorgungsspannung 5 V —
I/O Voltage 5 V —
User I/O Pins 160 —
Gehäuse 208-pin RQFP (PowerQuad II) 208-pin PQFP (Plastic Quad Flat Pack)
Montageart Surface Mount Surface Mount
Configuration Memory EEPROM (non-volatile) EEPROM (non-volatile)
In-System Programmability Yes (JTAG/ISP) Yes, 5.0 V ISP via JTAG
Betriebstemperaturbereich -40C to +85C (industrial) -40C to +85C (Industrial)
RoHS-Status Compliant (N suffix = lead-free) [DATA_NEEDED: RoHS status]
Lead Finish Lead-free (matte tin) —
MSL-Level [DATA_NEEDED: MSL level] —
Device Family — MAX 9000 (EPM9320)
Logic Type — EEPROM-based Complex Programmable Logic Device (CPLD)
Macrocells — 320
Flip-Flops — 484
Propagation Delay (tPD) — 20 ns
Supply Voltage (VCC) — 5.0 V
I/O Voltage Tolerance — 3.3 V or 5 V configurable
Package Lead Pitch — 0.500 mm
Number of Terminals — 208
JTAG Interface — IEEE Std. 1149.1 compliant
Dedicated Input Pins — 4 (low-skew global distribution)
Minimum DC Input on I/O Pins — -0.5 V
Minimum DC Input on Dedicated Inputs — -0.3 V
Input Undershoot/ Overshoot — -2.0 V / 7.0 V for <20 ns (no-load)

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