EPM9320RI208-10N vs EPM9320RI208-20N Comparação

Comparação detalhada lado a lado de EPM9320RI208-10N por Altera e EPM9320RI208-20N por Altera. Compare especificações principais, parâmetros elétricos, encapsulamento, status do ciclo de vida, preços e disponibilidade para determinar o melhor componente para os requisitos do seu projeto.

Comparação de especificações

Parâmetro EPM9320RI208-10N EPM9320RI208-20N
Marca Altera Altera
Categoria FPGA & CPLD FPGA & CPLD
Status do ciclo de vida Ativo NRND
Status do estoque In Stock In Stock
Preço unitário (USD) $27,20 $0,00
Family MAX 9000 —
Device Type Complex Programmable Logic Device (CPLD) —
Usable Gates 6,000 —
Macro Cells 320 —
Logic Array Blocks (LABs) 20 —
Pin-to-Pin Propagation Delay (tPD) 10 ns —
Maximum System Clock Frequency 100 MHz —
Tensão de alimentação 5 V —
I/O Voltage 5 V —
User I/O Pins 160 —
Encapsulamento 208-pin RQFP (PowerQuad II) 208-pin PQFP (Plastic Quad Flat Pack)
Tipo de montagem Surface Mount Surface Mount
Configuration Memory EEPROM (non-volatile) EEPROM (non-volatile)
In-System Programmability Yes (JTAG/ISP) Yes, 5.0 V ISP via JTAG
Faixa de temperatura de operação -40C to +85C (industrial) -40C to +85C (Industrial)
Status RoHS Compliant (N suffix = lead-free) [DATA_NEEDED: RoHS status]
Lead Finish Lead-free (matte tin) —
Nível MSL [DATA_NEEDED: MSL level] —
Device Family — MAX 9000 (EPM9320)
Logic Type — EEPROM-based Complex Programmable Logic Device (CPLD)
Macrocells — 320
Flip-Flops — 484
Propagation Delay (tPD) — 20 ns
Supply Voltage (VCC) — 5.0 V
I/O Voltage Tolerance — 3.3 V or 5 V configurable
Package Lead Pitch — 0.500 mm
Number of Terminals — 208
JTAG Interface — IEEE Std. 1149.1 compliant
Dedicated Input Pins — 4 (low-skew global distribution)
Minimum DC Input on I/O Pins — -0.5 V
Minimum DC Input on Dedicated Inputs — -0.3 V
Input Undershoot/ Overshoot — -2.0 V / 7.0 V for <20 ns (no-load)

Fichas técnicas e recursos

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