EP1810GM883B vs EP1810JI-35 Comparación

Comparación detallada lado a lado de EP1810GM883B por Altera y EP1810JI-35 por Intel. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EP1810GM883B EP1810JI-35
Marca Altera Intel
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida NRND Obsolete
Estado del stock In Stock In Stock
Precio unitario (USD) $125,40 $18,60
Device Family EP1810 (Classic EPLD) Classic EPLD
Macrocells 48 48
User Flip-Flops Up to 64 —
Total Inputs 60 —
Dedicated Inputs 12 48
I/O Pins 48 (bidirectional, tri-state) —
Propagation Delay (tPD) 50 ns max —
Supply Voltage (VCC) 4.5 V to 5.5 V —
Technology CMOS, UV-erasable —
Temperatura de funcionamiento -55 °C to +125 °C (Military, MIL-STD-883B) -40C to +85C (Industrial)
Package Type Ceramic Pin Grid Array (PGA), 84 pins —
Package Designator GM (ceramic PGA) —
Processing Level MIL-STD-883B (Class B) —
Programming Method UV-erasable / Altera programming hardware —
Tipo de montaje Through-hole (PGA socket or PCB through-hole) Through-Hole (J-lead)
Lead-Free / RoHS [DATA_NEEDED: lead-free status] —
Logic Family TTL-compatible I/O —
Logic Array Blocks — 8 LABs of 16 macrocells
Pin-to-Pin Propagation Delay (tPD) — 35 ns
Speed Grade — -35
Encapsulado — 28-pin JLCC (J-leaded ceramic, windowed)
Process Technology — CMOS EPROM (UV-erasable)
Tensión de alimentación — 5 V (typical classic EPLD)
Programmability — UV-erase, windowed for lab reprogram
Estado RoHS — [DATA_NEEDED: RoHS compliance for ceramic windowed JLCC]
Nivel MSL — [DATA_NEEDED: MSL rating]
Programming Interface — JEDEC fuse file via legacy programmer

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