EP1810JC35 vs EP1810LC-25T Comparación

Comparación detallada lado a lado de EP1810JC35 por Altera y EP1810LC-25T por Intel. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EP1810JC35 EP1810LC-25T
Marca Altera Intel
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida Obsolete NRND
Estado del stock In Stock In Stock
Precio unitario (USD) $9,75 $8,40
Family Altera Classic EPLD Altera Classic EP1810
Product Type UV-erasable / OTP Complex PLD (EPLD) —
Macrocells 48 48 (4 quadrants x 12 macrocells)
Logic Gates (typ.) [DATA_NEEDED: logic gates count] —
Maximum User I/O Pins [DATA_NEEDED: user I/O count for PLCC-68] —
Propagation Delay (tPD) 35 ns 25 ns
Frecuencia de reloj máxima 40 MHz —
Supply Voltage (VCC max) 5.25 V —
Supply Voltage (VCC min) [DATA_NEEDED: VCC minimum] —
Process Technology CMOS EPROM cell —
Temperatura de funcionamiento 0 C to +70 C (Commercial) 0 °C to +70 °C (commercial)
Encapsulado PLCC-68 (J-lead, ceramic) 28-pin J-lead PLCC (Plastic Leaded Chip Carrier)
Package Code QCCJ —
Terminal Form J-BEND —
Number of Terminals 68 —
Programming UV-erase (windowed) or OTP —
Development Tool Altera MAX+plus II / A+plus —
Estado RoHS [DATA_NEEDED: RoHS compliance for EP1810JC35] [DATA_NEEDED: RoHS status - confirm with manufacturer]
Device Type — EPLD (Erasable/OTP Complex PLD)
Usable Gates — Approx. 900
Dedicated Inputs — 16
Bidirectional I/O Pins — 48
External Clocks — 4
Supply Voltage (VCC) — 5 V nominal
Tipo de montaje — Surface Mount
Technology — CMOS, UV-erasable / OTP
I/O Standard — TTL-compatible 5 V
Programming Tool — Altera MAX+PLUS II / Quartus Classic

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