EP610DC-35 vs EP610DC-10 Comparación

Comparación detallada lado a lado de EP610DC-35 por Altera y EP610DC-10 por Intel. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EP610DC-35 EP610DC-10
Marca Altera Intel
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida NRND Obsolete
Estado del stock In Stock In Stock
Precio unitario (USD) $18,40 $7,95
Device Type CPLD - Classic EPLD —
Family Altera Classic EP610 —
Macrocells 16 16
Usable Gates 300 —
Propagation Delay (tPD) 35 ns —
Maximum Frequency (fMAX) 28.6 MHz —
Pipelined Data Rate up to 100 MHz —
Supply Voltage (VCC) 5 V —
Process Technology CMOS —
Program/erase Method UV-erasable (windowed CERDIP) —
Encapsulado 24-pin CDIP (windowed CERDIP) 0.300 inch 24-pin CDIP (Ceramic DIP, windowed)
Tipo de montaje Through-Hole (DIP) Through-Hole
Temperatura de funcionamiento 0C to +70C (commercial) [DATA_NEEDED: explicit range from datasheet] 0C to +70C (commercial)
Manufacturer Originally Altera; today supplied via Rochester Electronics (authorized) —
Estado RoHS [DATA_NEEDED: not explicitly confirmed in retrieved data; CERDIP packages typically non-RoHS] [DATA_NEEDED: not stated in verified web data]
Device Family — Altera Classic EPLD
Maximum Pipelined Data Rate — 100 MHz
Pin-to-Pin Propagation Delay (tpd) — 10 ns
Speed Grade — -10
Technology — CMOS, EPROM-based (UV-erasable)
Tensión de alimentación — 5 V (single supply)
I/O Pins — [DATA_NEEDED: exact I/O count for CDIP-24 variant]
Logic Elements — 16 macrocells (programmable AND/OR array)
Configuration Memory — UV-erasable EPROM
Reprogrammable — Yes (UV erase window on package)

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