EP610DC-35 vs EP610DC-10 Comparaison

Comparaison détaillée côte à côte de EP610DC-35 par Altera et EP610DC-10 par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP610DC-35 EP610DC-10
Marque Altera Intel
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie NRND Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $18,40 $7,95
Device Type CPLD - Classic EPLD —
Family Altera Classic EP610 —
Macrocells 16 16
Usable Gates 300 —
Propagation Delay (tPD) 35 ns —
Maximum Frequency (fMAX) 28.6 MHz —
Pipelined Data Rate up to 100 MHz —
Supply Voltage (VCC) 5 V —
Process Technology CMOS —
Program/erase Method UV-erasable (windowed CERDIP) —
Boîtier 24-pin CDIP (windowed CERDIP) 0.300 inch 24-pin CDIP (Ceramic DIP, windowed)
Type de montage Through-Hole (DIP) Through-Hole
Température de fonctionnement 0C to +70C (commercial) [DATA_NEEDED: explicit range from datasheet] 0C to +70C (commercial)
Manufacturer Originally Altera; today supplied via Rochester Electronics (authorized) —
Statut RoHS [DATA_NEEDED: not explicitly confirmed in retrieved data; CERDIP packages typically non-RoHS] [DATA_NEEDED: not stated in verified web data]
Device Family — Altera Classic EPLD
Maximum Pipelined Data Rate — 100 MHz
Pin-to-Pin Propagation Delay (tpd) — 10 ns
Speed Grade — -10
Technology — CMOS, EPROM-based (UV-erasable)
Tension d'alimentation — 5 V (single supply)
I/O Pins — [DATA_NEEDED: exact I/O count for CDIP-24 variant]
Logic Elements — 16 macrocells (programmable AND/OR array)
Configuration Memory — UV-erasable EPROM
Reprogrammable — Yes (UV erase window on package)

Fiches techniques et ressources

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