EPM3064ATC100-10 vs EPM3064AT100-10N Comparación

Comparación detallada lado a lado de EPM3064ATC100-10 por Altera y EPM3064AT100-10N por Altera. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EPM3064ATC100-10 EPM3064AT100-10N
Marca Altera Altera
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida NRND NRND
Estado del stock In Stock In Stock
Precio unitario (USD) $2,85 $5,45
Family MAX 3000A MAX 3000A
Logic Gates 1250 gates —
Macrocells 64 64
Logic Array Blocks 2 —
User I/O Pins 34 66
Encapsulado TQFP-100 (100-pin Thin Quad Flat Pack) TQFP-100 (T100), 14 mm x 14 mm
Propagation Delay (tPD) 10 ns —
Supply Voltage (VCCINT) 3.3 V 3.3 V
Process Technology CMOS EEPROM —
In-System Programmability IEEE Std. 1149.1 (JTAG) and IEEE Std. 1532 compliant —
Global Clock Signals 2 (with optional inversion) —
Output Enable Signals 6 or 10 pin- or logic-driven —
Output Slew-Rate Control Programmable —
Operating Temperature Grade Commercial —
MultiVolt I/O Support 1.5V / 1.8V / 2.5V / 3.3V interfaces —
Estado RoHS [DATA_NEEDED: RoHS compliance] [DATA_NEEDED: RoHS compliance status]
Device Type — CPLD (Complex Programmable Logic Device)
Logic Array Blocks (LABs) — 4
Usable Gates — 1,250
Speed Grade — -10 (10 ns pin-to-pin delay)
I/O Bank Voltage — 3.3 V
5 V Tolerant Inputs — Yes (via clamping diodes)
Configuration Memory — EEPROM (non-volatile)
Programming Interface — JTAG (IEEE Std. 1149.1) with pin-locking
ISP Compliance — IEEE Std. 1532
Boundary-Scan Test (BST) — IEEE Std. 1149.1 compliant
Operating Temperature (Commercial) — 0C to +70C
Lead-Free — [DATA_NEEDED: lead-free finish]

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