EPM3064ATC100-10 vs EPM3064AT100-10N Comparaison

Comparaison détaillée côte à côte de EPM3064ATC100-10 par Altera et EPM3064AT100-10N par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM3064ATC100-10 EPM3064AT100-10N
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie NRND NRND
Statut du stock In Stock In Stock
Prix unitaire (USD) $2,85 $5,45
Family MAX 3000A MAX 3000A
Logic Gates 1250 gates —
Macrocells 64 64
Logic Array Blocks 2 —
User I/O Pins 34 66
Boîtier TQFP-100 (100-pin Thin Quad Flat Pack) TQFP-100 (T100), 14 mm x 14 mm
Propagation Delay (tPD) 10 ns —
Supply Voltage (VCCINT) 3.3 V 3.3 V
Process Technology CMOS EEPROM —
In-System Programmability IEEE Std. 1149.1 (JTAG) and IEEE Std. 1532 compliant —
Global Clock Signals 2 (with optional inversion) —
Output Enable Signals 6 or 10 pin- or logic-driven —
Output Slew-Rate Control Programmable —
Operating Temperature Grade Commercial —
MultiVolt I/O Support 1.5V / 1.8V / 2.5V / 3.3V interfaces —
Statut RoHS [DATA_NEEDED: RoHS compliance] [DATA_NEEDED: RoHS compliance status]
Device Type — CPLD (Complex Programmable Logic Device)
Logic Array Blocks (LABs) — 4
Usable Gates — 1,250
Speed Grade — -10 (10 ns pin-to-pin delay)
I/O Bank Voltage — 3.3 V
5 V Tolerant Inputs — Yes (via clamping diodes)
Configuration Memory — EEPROM (non-volatile)
Programming Interface — JTAG (IEEE Std. 1149.1) with pin-locking
ISP Compliance — IEEE Std. 1532
Boundary-Scan Test (BST) — IEEE Std. 1149.1 compliant
Operating Temperature (Commercial) — 0C to +70C
Lead-Free — [DATA_NEEDED: lead-free finish]

Fiches techniques et ressources

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