EPM3512AFC256-10 vs EPM3512AFC256-18 Comparación

Comparación detallada lado a lado de EPM3512AFC256-10 por Altera y EPM3512AFC256-18 por Altera. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EPM3512AFC256-10 EPM3512AFC256-18
Marca Altera Altera
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida NRND Obsolete
Estado del stock In Stock In Stock
Precio unitario (USD) $17,50 $17,20
Family MAX 3000A MAX 3000A
Macrocells 512 512
Logic Array Blocks (LABs) 16 16
Usable Gates 10,000 —
Maximum I/O Pins 208 —
Pin-to-Pin Delay (tPD) 10 ns —
Maximum Counter Frequency 87 MHz —
Supply Voltage (VCCINT) 3.3 V —
I/O Voltage Tolerance 5-V tolerant —
Programmable Technology CMOS EEPROM —
In-System Programmability Yes (IEEE Std. 1149.1 JTAG / IEEE Std. 1532) —
Encapsulado 256-pin FBGA 256-ball FineLine BGA (FCBGA)
Rango de temperatura de funcionamiento [DATA_NEEDED: industrial/commercial operating temperature range] —
Recuento de pines 256 —
Tipo de montaje Surface Mount Surface Mount
Estado RoHS unknown [DATA_NEEDED: not specified in retrieved data]
Architecture MAX (Multiple Array matriX) EEPROM-based —
Maximum User I/O Pins — 212
Pin-to-Pin Delay (tPD1) — 18 ns
Global Clock Networks — 4
VCCINT (Core Supply) — 3.0 V to 3.6 V (3.3 V typical)
VCCIO (I/O Supply) — 2.5 V or 3.3 V (MultiVolt)
Temperatura de funcionamiento — [DATA_NEEDED: industrial/commercial grade]
Programming Technology — EEPROM (non-volatile)
In-System Programming — IEEE Std. 1532 / JTAG (IEEE Std. 1149.1)
Ball Pitch — 1.0 mm

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