EPM3512AFC256-10 vs EPM3512AFC256-18 Comparaison

Comparaison détaillée côte à côte de EPM3512AFC256-10 par Altera et EPM3512AFC256-18 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM3512AFC256-10 EPM3512AFC256-18
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie NRND Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $17,50 $17,20
Family MAX 3000A MAX 3000A
Macrocells 512 512
Logic Array Blocks (LABs) 16 16
Usable Gates 10,000 —
Maximum I/O Pins 208 —
Pin-to-Pin Delay (tPD) 10 ns —
Maximum Counter Frequency 87 MHz —
Supply Voltage (VCCINT) 3.3 V —
I/O Voltage Tolerance 5-V tolerant —
Programmable Technology CMOS EEPROM —
In-System Programmability Yes (IEEE Std. 1149.1 JTAG / IEEE Std. 1532) —
Boîtier 256-pin FBGA 256-ball FineLine BGA (FCBGA)
Plage de température de fonctionnement [DATA_NEEDED: industrial/commercial operating temperature range] —
Nombre de broches 256 —
Type de montage Surface Mount Surface Mount
Statut RoHS unknown [DATA_NEEDED: not specified in retrieved data]
Architecture MAX (Multiple Array matriX) EEPROM-based —
Maximum User I/O Pins — 212
Pin-to-Pin Delay (tPD1) — 18 ns
Global Clock Networks — 4
VCCINT (Core Supply) — 3.0 V to 3.6 V (3.3 V typical)
VCCIO (I/O Supply) — 2.5 V or 3.3 V (MultiVolt)
Température de fonctionnement — [DATA_NEEDED: industrial/commercial grade]
Programming Technology — EEPROM (non-volatile)
In-System Programming — IEEE Std. 1532 / JTAG (IEEE Std. 1149.1)
Ball Pitch — 1.0 mm

Fiches techniques et ressources

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