EPM3512AQC208-10NS vs EPM3512AQC208-3N Comparación

Comparación detallada lado a lado de EPM3512AQC208-10NS por Altera y EPM3512AQC208-3N por Altera. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EPM3512AQC208-10NS EPM3512AQC208-3N
Marca Altera Altera
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida Activo Obsolete
Estado del stock In Stock In Stock
Precio unitario (USD) $32,40 $16,40
Family MAX 3000A MAX 3000A
Device Type CPLD (Complex Programmable Logic Device) —
Macro Cells 512 —
Usable Gates 10,000 —
Logic Array Blocks (LABs) 12 16
User I/Os 172 —
Pin-to-Pin Delay (tPD) 10 ns (speed grade -10) —
Internal Counter Frequency 227.3 MHz max —
Propagation Delay 7.5 ns (datasheet figure) —
Core Supply Voltage (VCCINT) 3.3 V 3.3 V
I/O Supply Voltage (VCCIO) 2.5 V / 3.3 V / 5.0 V (MultiVolt) 3.3 V (MultiVolt 1.8 V / 2.5 V / 3.3 V / 5.0 V tolerant)
Logic Family CMOS, EEPROM-based —
Configuration Non-volatile EEPROM, in-system programmable (JTAG IEEE 1532) —
Encapsulado 208-pin PQFP PQFP-208
Temperatura de funcionamiento 0C to +70C (commercial) 0C to +70C (commercial)
ISP Standard IEEE Std. 1532 —
Estado RoHS [DATA_NEEDED: rohs status] [DATA_NEEDED: not stated in retrieved snippets]
Tipo de montaje Surface Mount Surface Mount
Macrocells — 512
User I/O Pins — 172
Macrocells per LAB — 32
Pin-to-Pin Logic Delay — 3 ns (speed grade -3)
Global Clock Setup Time — [DATA_NEEDED: actual tSU at 3 ns grade]
Programming Technology — EEPROM (non-volatile, in-system programmable)
JTAG / Boundary Scan — IEEE 1149.1 compliant
ISP Compliance — IEEE Std. 1532
Lead-Free / Halogen-Free — [DATA_NEEDED]

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