EPM9320RC208-15 vs EPM9320RC208-20 Comparación

Comparación detallada lado a lado de EPM9320RC208-15 por Altera y EPM9320RC208-20 por Altera. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EPM9320RC208-15 EPM9320RC208-20
Marca Altera Altera
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida Obsolete Obsolete
Estado del stock In Stock In Stock
Precio unitario (USD) $0,00 $21,90
Device Family MAX 9000 —
Macro Cells 320 —
Usable Gates 6,000 6,000
Pin-to-Pin Propagation Delay 15 ns (speed grade -15) —
Frecuencia de reloj máxima 117.6 MHz —
Tensión de alimentación 5.0 V —
Configuration Technology EEPROM-based (non-volatile) —
In-System Programmability Yes (ISP via JTAG) —
JTAG Interface IEEE Std. 1149.1 —
Encapsulado 208-pin RQFP (Power QFP) 208-RQFP, exposed pad (208-BFQFP)
Package Type 208-BFQFP Exposed Pad —
Tipo de montaje Surface Mount Surface Mount
Temperatura de funcionamiento [DATA_NEEDED: operating temperature range] 0 °C to 70 °C (commercial)
Number of I/O Pins [DATA_NEEDED: user I/O count] —
Logic Array Blocks [DATA_NEEDED: LAB count] —
Estado RoHS [DATA_NEEDED: RoHS status] —
Estado del ciclo de vida Obsolete (PDN0706, 2007) —
Family — MAX 9000
Device Type — CPLD (Complex Programmable Logic Device)
Macrocells — 320
Logic Array Blocks (LABs) — 20
Maximum I/O Pins — 132
Propagation Delay (tPD max) — 20 ns
Supply Voltage (VCCINT) — 4.75 V to 5.25 V
Programming Technology — EEPROM, in-system programmable (ISP)
Boundary-Scan Interface — IEEE Std. 1149.1 (JTAG)
Architecture — Multiple Array Matrix (MAX), 3rd generation
Process Technology — CMOS, 5.0 V EEPROM
Reprogrammability — Yes, unlimited ISP cycles

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