EPM9560RC208-15 vs EPM9560RC208-13 Comparación

Comparación detallada lado a lado de EPM9560RC208-15 por Altera y EPM9560RC208-13 por Altera. Compare las especificaciones clave, los parámetros eléctricos, el encapsulado, el estado del ciclo de vida, los precios y la disponibilidad para determinar el mejor componente para los requisitos de su diseño.

Comparación de especificaciones

Parámetro EPM9560RC208-15 EPM9560RC208-13
Marca Altera Altera
Categoría FPGA & CPLD FPGA & CPLD
Estado del ciclo de vida Obsolete Obsolete
Estado del stock In Stock In Stock
Precio unitario (USD) $0,00 $0,00
Family MAX 9000 —
Device Type EEPROM-based Complex Programmable Logic Device (CPLD) —
Usable Gates 12,000 gates 12,000
Macro Cells 560 macro cells —
Pin-to-Pin Delay 15 ns —
Counter Speed 117.6 MHz —
Tensión de alimentación 5.0 V 5.0 V
Configuration Technology EEPROM (non-volatile) EEPROM (non-volatile)
In-System Programmability Yes, via IEEE Std. 1149.1 JTAG —
Encapsulado 208-pin RQFP (Power Quad Flat Pack) 208-pin RQFP (Power Quad Flat Pack)
Tipo de montaje Surface Mount Surface Mount
Temperatura de funcionamiento [DATA_NEEDED: operating temperature range] —
Number of I/O Pins [DATA_NEEDED: number of I/O pins] —
Logic Array Blocks [DATA_NEEDED: number of logic array blocks] —
Estado RoHS [DATA_NEEDED: RoHS status] [DATA_NEEDED: RoHS status]
Speed Grade -15 (15 ns pin-to-pin) -13 (13 ns pin-to-pin)
Architecture Third-generation Multiple Array MatriX (MAX) —
Device Family — MAX 9000 EPLD
Macrocells — 560
Logic Array Blocks (LABs) — 20
User I/O Pins — 208
Package Code — RC208
Propagation Delay (tPD) — 13 ns
Frecuencia de reloj máxima — 125 MHz
Programming Interface — IEEE 1149.1 JTAG
Rango de temperatura de funcionamiento — 0C to +70C (commercial)
Lead-Free Status — [DATA_NEEDED: lead-free status]
Nivel MSL — [DATA_NEEDED: MSL level]

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