EPM9560RC208-15 vs EPM9560RC208-13 Comparaison

Comparaison détaillée côte à côte de EPM9560RC208-15 par Altera et EPM9560RC208-13 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EPM9560RC208-15 EPM9560RC208-13
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $0,00 $0,00
Family MAX 9000 —
Device Type EEPROM-based Complex Programmable Logic Device (CPLD) —
Usable Gates 12,000 gates 12,000
Macro Cells 560 macro cells —
Pin-to-Pin Delay 15 ns —
Counter Speed 117.6 MHz —
Tension d'alimentation 5.0 V 5.0 V
Configuration Technology EEPROM (non-volatile) EEPROM (non-volatile)
In-System Programmability Yes, via IEEE Std. 1149.1 JTAG —
Boîtier 208-pin RQFP (Power Quad Flat Pack) 208-pin RQFP (Power Quad Flat Pack)
Type de montage Surface Mount Surface Mount
Température de fonctionnement [DATA_NEEDED: operating temperature range] —
Number of I/O Pins [DATA_NEEDED: number of I/O pins] —
Logic Array Blocks [DATA_NEEDED: number of logic array blocks] —
Statut RoHS [DATA_NEEDED: RoHS status] [DATA_NEEDED: RoHS status]
Speed Grade -15 (15 ns pin-to-pin) -13 (13 ns pin-to-pin)
Architecture Third-generation Multiple Array MatriX (MAX) —
Device Family — MAX 9000 EPLD
Macrocells — 560
Logic Array Blocks (LABs) — 20
User I/O Pins — 208
Package Code — RC208
Propagation Delay (tPD) — 13 ns
Fréquence d'horloge maximale — 125 MHz
Programming Interface — IEEE 1149.1 JTAG
Plage de température de fonctionnement — 0C to +70C (commercial)
Lead-Free Status — [DATA_NEEDED: lead-free status]
Niveau MSL — [DATA_NEEDED: MSL level]

Fiches techniques et ressources

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