EP1810GC-35 vs EP1810JC-45 Comparaison

Comparaison détaillée côte à côte de EP1810GC-35 par Altera et EP1810JC-45 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP1810GC-35 EP1810JC-45
Marque Altera Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Dernier achat NRND
Statut du stock In Stock In Stock
Prix unitaire (USD) $177,12 $21,10
Device Type EPLD (Erasable Programmable Logic Device) —
Logic Family Altera Classic EPLD —
Technology CMOS, UV-erasable EPROM cells CMOS, UV-erasable
Boîtier CPGA-68 (Ceramic Pin Grid Array, 68-pin) PLCC-68 (QCCJ, J-Lead, windowed ceramic)
Nombre de broches 68 —
Propagation Delay (tpd max) 40 ns —
Maximum Inputs 64 —
Maximum Outputs 48 —
Macrocells 16 48
I/O Standard TTL-compatible —
Programming Method UV erasure + EPROM programming —
Température de fonctionnement [DATA_NEEDED: operating temperature range] —
Tension d'alimentation [DATA_NEEDED: VCC range] —
Type de montage Through Hole Surface Mount
Statut RoHS Not applicable (legacy ceramic package) [DATA_NEEDED: RoHS compliance not stated in verified data]
Lead-Free Status Not applicable —
Manufacturer (current source) Rochester Electronics (authorized Altera EPLD partner) —
Original Manufacturer Altera Corporation (now Intel FPGA) —
Product Type — Classic EPLD (Erasable Programmable Logic Device)
Family — EP1810 (Classic EPLD Family)
Equivalent Gates — 2100 gates
Dedicated Inputs — 12
I/O Pins — 48
Total User I/O — 60
Propagation Delay (tpd) — 45 ns
Fréquence d'horloge maximale — 33.3 MHz
Maximum Supply Voltage — 5.25 V
Nombre de broches — 68
Package Code — QCCJ
Temperature Grade — Commercial

Fiches techniques et ressources

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