EP1810JC-25 vs EP1810JC35 Comparaison

Comparaison détaillée côte à côte de EP1810JC-25 par Intel et EP1810JC35 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP1810JC-25 EP1810JC35
Marque Intel Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie NRND Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $6,80 $9,75
Product Type Classic EPLD (Erasable Programmable Logic Device) UV-erasable / OTP Complex PLD (EPLD)
Family Altera/Intel Classic EPLD (EP1810 series) Altera Classic EPLD
Macrocells 48 48
Propagation Delay (tPD) 25 ns 35 ns
Maximum Toggle Frequency [DATA_NEEDED: max fMAX] —
Input Lines 60 (including I/O) —
I/O Lines 48 —
Dedicated Inputs 12 —
External Clock Inputs 4 —
Supply Voltage (VCC) 4.75 V to 5.25 V —
Température de fonctionnement -40 °C to 85 °C (industrial, per distributor listings) 0 C to +70 C (Commercial)
Technology CMOS, UV-erasable (windowed ceramic DIP) —
Boîtier 28-pin ceramic DIP (J) with quartz window PLCC-68 (J-lead, ceramic)
Type de montage Through-hole —
Erasure Method UV light (windowed package) —
Statut RoHS [DATA_NEEDED: RoHS compliance status] [DATA_NEEDED: RoHS compliance for EP1810JC35]
Statut du cycle de vie NRND (Not Recommended for New Designs) —
Logic Gates (typ.) — [DATA_NEEDED: logic gates count]
Maximum User I/O Pins — [DATA_NEEDED: user I/O count for PLCC-68]
Fréquence d'horloge maximale — 40 MHz
Supply Voltage (VCC max) — 5.25 V
Supply Voltage (VCC min) — [DATA_NEEDED: VCC minimum]
Process Technology — CMOS EPROM cell
Package Code — QCCJ
Terminal Form — J-BEND
Number of Terminals — 68
Programming — UV-erase (windowed) or OTP
Development Tool — Altera MAX+plus II / A+plus

Fiches techniques et ressources

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