EP1810JC-25 vs EP1810LC-25T Comparaison
Comparaison détaillée côte à côte de EP1810JC-25 par Intel et EP1810LC-25T par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EP1810JC-25 | EP1810LC-25T |
|---|---|---|
| Marque | Intel | Intel |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | NRND | NRND |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $6,80 | $8,40 |
| Product Type | Classic EPLD (Erasable Programmable Logic Device) | — |
| Family | Altera/Intel Classic EPLD (EP1810 series) | Altera Classic EP1810 |
| Macrocells | 48 | 48 (4 quadrants x 12 macrocells) |
| Propagation Delay (tPD) | 25 ns | 25 ns |
| Maximum Toggle Frequency | [DATA_NEEDED: max fMAX] | — |
| Input Lines | 60 (including I/O) | — |
| I/O Lines | 48 | — |
| Dedicated Inputs | 12 | 16 |
| External Clock Inputs | 4 | — |
| Supply Voltage (VCC) | 4.75 V to 5.25 V | 5 V nominal |
| Température de fonctionnement | -40 °C to 85 °C (industrial, per distributor listings) | 0 °C to +70 °C (commercial) |
| Technology | CMOS, UV-erasable (windowed ceramic DIP) | CMOS, UV-erasable / OTP |
| Boîtier | 28-pin ceramic DIP (J) with quartz window | 28-pin J-lead PLCC (Plastic Leaded Chip Carrier) |
| Type de montage | Through-hole | Surface Mount |
| Erasure Method | UV light (windowed package) | — |
| Statut RoHS | [DATA_NEEDED: RoHS compliance status] | [DATA_NEEDED: RoHS status - confirm with manufacturer] |
| Statut du cycle de vie | NRND (Not Recommended for New Designs) | — |
| Device Type | — | EPLD (Erasable/OTP Complex PLD) |
| Usable Gates | — | Approx. 900 |
| Bidirectional I/O Pins | — | 48 |
| External Clocks | — | 4 |
| I/O Standard | — | TTL-compatible 5 V |
| Programming Tool | — | Altera MAX+PLUS II / Quartus Classic |