EP1810LC-25T vs EP1810LC-25 Comparaison

Comparaison détaillée côte à côte de EP1810LC-25T par Intel et EP1810LC-25 par Altera. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP1810LC-25T EP1810LC-25
Marque Intel Altera
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie NRND Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $8,40 $8,40
Family Altera Classic EP1810 —
Device Type EPLD (Erasable/OTP Complex PLD) —
Macrocells 48 (4 quadrants x 12 macrocells) 48
Usable Gates Approx. 900 —
Dedicated Inputs 16 12
Bidirectional I/O Pins 48 —
External Clocks 4 —
Propagation Delay (tPD) 25 ns 25 ns
Supply Voltage (VCC) 5 V nominal 5 V (TTL-compatible)
Température de fonctionnement 0 °C to +70 °C (commercial) [DATA_NEEDED: temperature grade for LC package]
Boîtier 28-pin J-lead PLCC (Plastic Leaded Chip Carrier) 68-pin JLCC (J-leaded ceramic chip carrier)
Type de montage Surface Mount Surface Mount
Technology CMOS, UV-erasable / OTP CMOS EPLD (erasable programmable logic device)
I/O Standard TTL-compatible 5 V —
Statut RoHS [DATA_NEEDED: RoHS status - confirm with manufacturer] [DATA_NEEDED: RoHS compliance not confirmed in legacy datasheet]
Programming Tool Altera MAX+PLUS II / Quartus Classic —
Product Family — Altera Classic EPLD
Part Number — EP1810LC-25
I/O Pins — 48
External Clock Inputs — 4
Operating Mode — Turbo-only (no slow-power mode)
Package Code — LC = 68-pin JLCC
Programmable Interconnect — Global + Local buses
Programming Method — Altera Classic programmer + MAX+PLUS II legacy flow
Statut du cycle de vie — Obsolete (legacy Altera Classic family)

Fiches techniques et ressources

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