EP1810LC-30 vs EP1810LC-20T Comparaison
Comparaison détaillée côte à côte de EP1810LC-30 par Altera et EP1810LC-20T par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EP1810LC-30 | EP1810LC-20T |
|---|---|---|
| Marque | Altera | Intel |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | Obsolete | Obsolete |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $9,95 | $9,95 |
| Product Type | Classic EPLD (Erasable Programmable Logic Device) | CPLD (Complex Programmable Logic Device) |
| Family | Altera Classic EPLD | Altera Classic EPLD |
| Macrocells | 48 | 48 |
| Flip-Flops | 48 (one per macrocell) | — |
| Speed Grade (tPD) | 30 ns | — |
| Tension d'alimentation | 5 V (typical) | — |
| Technology | CMOS, low-power (LC) | — |
| Boîtier | JLCC-68 (68-pin J-Lead ceramic chip carrier) | — |
| Programming | Device programmer or JTAG | — |
| Température de fonctionnement | [DATA_NEEDED: temperature grade] | 0C to +70C (commercial) |
| Standby Current | [DATA_NEEDED: ICC standby] | — |
| Nombre de broches | 68 | — |
| Number of I/O Pins | [DATA_NEEDED: I/O count] | — |
| Logic Blocks | 48 macrocells | — |
| Statut RoHS | unknown (legacy ceramic package) | Non-compliant (legacy 5V PLCC) |
| Usable Gates | — | 900 gates |
| Logic Array Blocks (LABs) | — | 4 x 12 macrocells |
| Maximum Toggle Frequency | — | 50 MHz |
| Pin-to-Pin Logic Delay (tPD) | — | 20 ns |
| Supply Voltage (VCC) | — | 5 V |
| Package Type | — | PLCC-68 (J-lead) |
| Type de montage | — | Surface Mount (socket-compatible) |
| Configuration Memory | — | On-chip EEPROM (non-volatile) |
| Programming Interface | — | JTAG (IEEE 1149.1) and Altera Master/Slave serial |
| Shipping Format | — | Tape & Reel ("T" suffix) |