EP1810LC-30 vs EP1810LC-35T Comparaison
Comparaison détaillée côte à côte de EP1810LC-30 par Altera et EP1810LC-35T par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.
Comparaison des spécifications
| Paramètre | EP1810LC-30 | EP1810LC-35T |
|---|---|---|
| Marque | Altera | Intel |
| Catégorie | FPGA & CPLD | FPGA & CPLD |
| Statut du cycle de vie | Obsolete | Obsolete |
| Statut du stock | In Stock | In Stock |
| Prix unitaire (USD) | $9,95 | $115,20 |
| Product Type | Classic EPLD (Erasable Programmable Logic Device) | Erasable Programmable Logic Device (EPLD) |
| Family | Altera Classic EPLD | — |
| Macrocells | 48 | — |
| Flip-Flops | 48 (one per macrocell) | — |
| Speed Grade (tPD) | 30 ns | — |
| Tension d'alimentation | 5 V (typical) | — |
| Technology | CMOS, low-power (LC) | CMOS |
| Boîtier | JLCC-68 (68-pin J-Lead ceramic chip carrier) | 68-pin PLCC (Plastic Leaded Chip Carrier) |
| Programming | Device programmer or JTAG | — |
| Température de fonctionnement | [DATA_NEEDED: temperature grade] | 0 C to +70 C (Commercial) |
| Standby Current | [DATA_NEEDED: ICC standby] | — |
| Nombre de broches | 68 | — |
| Number of I/O Pins | [DATA_NEEDED: I/O count] | — |
| Logic Blocks | 48 macrocells | — |
| Statut RoHS | unknown (legacy ceramic package) | Non-compliant (legacy PLCC product) |
| Device Family | — | EP1810 Classic EPLD |
| Usable Gates | — | 900 |
| Macro Cells | — | 48 |
| Pin-to-Pin Delay (tpd) | — | 35 ns |
| Maximum Frequency (fmax) | — | 28.6 MHz |
| Supply Voltage (Vcc) | — | 5 V |
| Logic Compatibility | — | 100% TTL emulation |
| Package Suffix | — | T = Tape and Reel |
| Type de montage | — | Surface Mount (PLCC socket or direct solder) |
| Programming Method | — | UV-erasable (ceramic) / OTP (plastic); MAX+PLUS II |
| Logic Family Replacement Target | — | 74LS low-power Schottky TTL |