EP1810LC-45 vs EP1810JC-35 Comparaison

Comparaison détaillée côte à côte de EP1810LC-45 par Rochester Electronics et EP1810JC-35 par Intel. Comparez les spécifications clés, les paramètres électriques, le conditionnement, le statut de cycle de vie, les prix et la disponibilité pour déterminer le meilleur composant pour vos exigences de conception.

Comparaison des spécifications

Paramètre EP1810LC-45 EP1810JC-35
Marque Rochester Electronics Intel
Catégorie FPGA & CPLD FPGA & CPLD
Statut du cycle de vie Obsolete Obsolete
Statut du stock In Stock In Stock
Prix unitaire (USD) $49,90 $5,48
Family Altera Classic EPLD —
Device Type EPLD (Erasable Programmable Logic Device) UV-Erasable Complex PLD (UV PLD / CPLD)
Usable Gates 900 —
Macro Cells 48 —
Maximum Inputs 64 —
Maximum Outputs 48 —
Logic Array Blocks 4 —
Propagation Delay (tpd) 45 ns 35 ns (max)
Maximum Operating Frequency 22.2 MHz —
Supply Voltage (Vcc) 5 V (±5%) 5 V (nominal)
Process Technology 5 V CMOS EPROM CMOS
Boîtier 68-pin PLCC (J-lead) —
Température de fonctionnement 0 °C to +70 °C (commercial) —
Type de montage Surface Mount (PLCC socket compatible) Surface Mount (J-Lead)
Statut RoHS [DATA_NEEDED: RoHS status of Rochester-sourced part] Compliant (per Altera listing)
Lead-Free [DATA_NEEDED: lead-free finish] —
Device Family — Classic EPLD (EP1810)
Number of Macrocells — 48
Fréquence d'horloge maximale — [DATA_NEEDED: fmax for this speed grade]
Maximum Supply Voltage — 5.25 V (per distributor listing)
Package Type — CQCC-68 (Ceramic J-Lead Chip Carrier, QCCJ)
Number of Terminals — 68
Terminal Form — J-Bend
Plage de température de fonctionnement — 0°C to 70°C (Commercial)
Temperature Grade — Commercial
Erasure Method — UV (quartz-windowed ceramic package)
Lead-Free Status — Lead-free (per distributor listing)
Logic Architecture — Programmable AND/OR array with macrocell outputs

Fiches techniques et ressources

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